[发明专利]基于时序约束的FPGA芯片全局布局优化方法在审
| 申请号： | 201410837915.8 | 申请日： | 2014-12-29 |
| 公开（公告）号： | CN105808795A | 公开（公告）日： | 2016-07-27 |
| 发明（设计）人： | 吴鑫;蒋中华;靳松;黄攀 | 申请（专利权）人： | 京微雅格（北京）科技有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京亿腾知识产权代理事务所 11309 | 代理人： | 陈霁 |
| 地址： | 100176 北京市大兴区经济技术开发*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种基于时序约束的FPGA芯片全局布局优化方法，所述方法包括：根据逻辑综合后输入输出IO布局的网表，得到全局布局中全部路径的初始线长；基于用户输入的时序约束条件，通过静态时序分析STA确定所有路径的时间余量slack；根据所述时间余量，在所有路径中确定关键路径；根据所述关键路径的时间余量，更新线网权重；基于更新后的线网权重，动态调整全局布局，得到路径优化后的线长；根据优化后的线长进行全局布局优化。 | ||
| 搜索关键词： | 基于 时序 约束 fpga 芯片 全局 布局 优化 方法 | ||
【主权项】：
一种基于时序约束的FPGA芯片全局布局的优化方法，其特征在于，所述方法包括：根据逻辑综合后输入输出IO布局的网表，得到全局布局中全部路径的初始线长；基于用户输入的时序约束条件，通过静态时序分析STA确定所有路径的时间余量slack；根据所述时间余量，在所有路径中确定关键路径；根据所述关键路径的时间余量，更新线网权重；基于更新后的线网权重，动态调整全局布局，得到路径优化后的线长；根据优化后的线长进行全局布局优化。
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