[实用新型]调制驱动输出级电路

摘要

本实用新型提供了一种调制驱动输出级电路，包括开关控制电路部分和电流产生电路部分。调制驱动输出级电路接收一对差分输入电压并且输出一对差分输出电流。本实用新型提供的调制驱动输出级电路能够增大驱动器的电压裕度。

主权项

一种调制驱动输出级电路，包括开关控制电路部分（21）和电流产生电路部分（22），其特征在于，所述调制驱动输出级电路用于接收一对差分输入电压（V_IP、V_IN）并输出一对差分输出电流（I_OP、I_ON）；所述电流产生电路部分（21）包括第一晶体管（M₁）、第二晶体管（M₂）、第一基准电流源（I_REF1）和第二基准电流源（I_REF2），所述开关控制电路部分（21）包括第三晶体管（M₃）、第四晶体管（M₄）、第一反相器（INV₁）和第二反相器（INV₂）；所述第一晶体管（M₁）的漏极通过所述第一基准电流源（I_REF1）连接电源电压（VDD），所述第二晶体管（M₂）的漏极通过所述第二基准电流源（I_REF2）连接电源电压（VDD）；所述第三晶体管（M₃）和所述第四晶体管（M₄）的源极分别接地，所述第三晶体管（M₃）的漏极连接于所述第一晶体管（M₁）的源极，所述第四晶体管（M₄）的漏极连接于所述第二晶体管（M₂）的源极；所述一对差分输入电压中的第一差分电压（V_IP）通过所述第一反相器（INV₁）输入到所述第三晶体管（M₃）的栅极，所述一对差分输入电压中的第二差分电压（V_IN）通过第二反相器（INV₂）输入到所述第四晶体管（M₄）的栅极；所述第二晶体管（M₂）的漏极输出所述一对差分输出电流中的第一差分电流（I_OP）,所述第一晶体管（M₁）的漏极输出所述一对差分输出电流中的第二差分电流（I_ON）；所述开关控制电路部分（22）还包括第五晶体管（M₅）、第六晶体管（M₆）、第三反相器（INV₃）和第四反相器（INV₄），所述第三反相器（INV₃）的输入端连接于所述第一反相器（INV₁）的输出端，所述第三反相器（INV₃）的输出端连接于所述第五晶体管（M₅）的栅极，所述第四反相器（INV₄）的输入端连接于所述第二反相器（INV₂）的输出端，所述第四反相器（INV₄）的输出端连接于所述第六晶体管（M₆）的栅极；所述电流产生电路部分（22）还包括第七晶体管（M₇）、第八晶体管（M₈）、第九晶体管（M₉）、第十晶体管（M₁₀）、第三基准电流源（I_REF3）和第四基准电流源（I_REF4）；所述第七晶体管（M₇）的栅极连接于所述第三反相器（INV₃）的输出端，所述第七晶体管（M₇）的漏极连接于所述第一晶体管（M₁）的源极，所述第七晶体管（M₇）的源极通过所述第三基准电流源（I_REF3）接地；所述第八晶体管（M₈）的栅极连接于所述第四反相器（INV₄）的输出端，所述第八晶体管（M₈）的漏极连接于所述第二晶体管（M₁）的源极，所述第八晶体管（M₈）的源极通过所述第四基准电流源（I_REF4）接地；所述第九晶体管（M₉）的源极连接于所述第七晶体管（M₇）的源极，所述第九晶体管（M₉）的漏极连接于电源电压（VDD）；所述第十晶体管（M₁₀）的源极连接于所述第八晶体管（M₈）的源极，所述第十晶体管（M₁₀）的漏极连接于电源电压（VDD）；所述第一晶体管（M₁）、所述第二晶体管（M₂）、所述第三晶体管（M₃）和所述第四晶体管（M₄）均为NMOS场效应管，所述第五晶体管（M₅）与所述第六晶体管（M₆）均为PMOS场效应管。