[实用新型]一种延迟锁相环防止错锁的电路有效
| 申请号： | 201420574507.3 | 申请日： | 2014-09-30 |
| 公开（公告）号： | CN204168277U | 公开（公告）日： | 2015-02-18 |
| 发明（设计）人： | 亚历山大 | 申请（专利权）人： | 山东华芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/18 |
| 代理公司： | 西安西交通盛知识产权代理有限责任公司 61217 | 代理人： | 黄瑞华 |
| 地址： | 250101 山东省济南市高新*** | 国省代码： | 山东;37 |
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| 摘要： | 本实用新型一种延迟锁相环防止错锁的电路，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经分频的输入时钟和反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。通过输入时钟分频器和反馈时钟分频器分别对输入时钟以及反馈时钟进行分频处理，将频率按两倍缩小，将原信号中的下降沿对应时刻通过分频分配到了波峰或波谷中，完全规避了DLL在反馈时钟的下降沿发生错误的锁定。 | ||
| 搜索关键词： | 一种 延迟 锁相环 防止 电路 | ||
【主权项】：
一种延迟锁相环防止错锁的电路，其特征在于，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出得到输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经输入时钟分频器分频的输入时钟和经反馈时钟分频器分频的反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。
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