[发明专利]用于奇数比并行数据总线的串行化器和解串器

摘要

公开了用于奇数比并行数据总线的串行化器和解串器。在一个实施例中，以奇数个并行数据比特操作的串行化器和解串器在半速率时钟下工作来以全时钟速率提供串行数据流。通过提供半速率时钟，在纳入该串行化器的集成电路上节省了功率和面积。另外，通过提供7:1串行化器，总线现在与MIPI C‑PHY标准兼容。

主权项

1.一种集成电路内的通信接口，所述通信接口包括串行化器，所述串行化器包括：时钟输入，其被配置成接收时钟信号；并行数据输入，其被配置成并行地接收2N+1个比特，其中N是整数，所述并行数据输入包括分频时钟输入；分频器，其被配置成从所述时钟输入接收所述时钟信号并将第一分频时钟信号输出到所述分频时钟输入；移位寄存器，包括：N+1个寄存器的第一分支；N+1个寄存器的第二分支；反相器，其被配置成接收所述时钟信号并将经反相的时钟信号提供给所述第一分支；以及输出，其以所述时钟信号的两倍频率组合来自所述第一分支和所述第二分支的输出；以及选择器，其被配置成根据两种操作模式中的一种来将在所述并行数据输入处接收到的比特路由到所述移位寄存器内的寄存器。