[发明专利]分数N型锁相回路电路有效
| 申请号： | 201480080606.9 | 申请日： | 2014-05-16 |
| 公开（公告）号： | CN106537785B | 公开（公告）日： | 2018-08-31 |
| 发明（设计）人： | 罗可欣;周凯;曹圣国;岳岭峰;褚方青;沈煜;吴智 | 申请（专利权）人： | 美国莱迪思半导体公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18;G06F1/04 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;罗利娜 |
| 地址： | 美国俄*** | 国省代码： | 美国;US |
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| 摘要： | 提供了一种分数N型锁相回路(PLL)电路(104、600、800)。PLL电路(104、600、800)生成扩频时钟(SSC)，利用平均技术来抑制相位内插器非线性。PLL电路(600、800)包括具有混合有限脉冲响应(FIR)滤波的分数分频器(606、806)。此外，提供了用于混合FIR分数N型PLL电路(600、800)的小型且低功率分频器。 | ||
| 搜索关键词： | 分数 型锁相 回路 电路 | ||
【主权项】：
1.一种产生扩频时钟(SSC)的锁相回路PLL电路，包括：多个分数分频器，每个所述多个分数分频器均包含多模数分频器(MMD)以及多个相位内插器(PI)，其中所述多模数分频器接收来自压控振荡器(VCO)的输出并产生多个经除频时钟信号，其中所述多个相位内插器接收来自所述多模数分频器的所述经除频时钟信号并输出各自的分数分频器输出信号；以及数字方块，包含积分三角调制器，其中所述积分三角调制器输出用以产生第一控制信号的整数值，以用于将供所述多个分数分频器中的每一个用的所述多模数分频器的分频比控制成相同数值，且输出用以产生第二控制信号的分数数值，以用于选择所述多个分数分频器中的每一个的所述多个相位内插器的相位，使得所述分数分频器输出信号中的每一个的平均相位匹配期望相位步进。
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