[发明专利]一种硬件加速器及芯片

摘要

本发明实施例公开一种硬件加速器及芯片，所述硬件加速器包括接口电路和耦合到所述接口电路的加速器核；所述接口电路用于接收第一任务请求，对所述第一任务请求进行译码，以获取标识信息，并根据所述标识信息，将所述第一任务请求配置到与所述标识信息匹配的一个FIFO队列中；所述调度控制器用于从所述至少两个通道组中确定在第n周期内存在待处理的至少一个第二任务请求的目标通道组，并接收所述加速器核反馈与所述目标通道组分别对应的时间参数，根据所述时间参数以及加权轮询算法，对所述目标通道组中的所述至少一个第二任务请求进行调度；所述加速器核用于响应调度后的所述至少一个第二任务请求。

主权项

一种硬件加速器，其特征在于，包括：接口电路和耦合到所述接口电路的加速器核；所述接口电路包括：输入/输出(I/O)接口、队列管理器和调度控制器；所述I/O接口用于接收第一任务请求，所述第一任务请求携带有用于指示所述第一任务请求所属的通信制式以及优先级的标识信息；所述队列管理器包括：译码电路，以及至少两个通道组，所述至少两个通道组分别与预设的至少两种通信制式对应，且每个通道组对应一种通信制式，其中任一通道组包括至少一个先入先出(FIFO)队列，所述至少一个FIFO队列分别与预设的至少一个优先级对应；所述译码电路用于对所述第一任务请求进行译码，以获取所述标识信息，并根据所述标识信息，将所述第一任务请求配置到与所述标识信息匹配的一个FIFO队列中；所述调度控制器用于从所述至少两个通道组中确定在第n周期内存在待处理的至少一个第二任务请求的目标通道组，并接收所述加速器核反馈与所述目标通道组分别对应的时间参数，根据所述时间参数以及加权轮询算法，对所述目标通道组中的所述至少一个第二任务请求进行调度，其中，第n周期为所述调度控制器对所述至少两个通道组中的任务请求进行周期性调度时的任意一个周期，n为自然数；所述加速器核用于响应调度后的所述至少一个第二任务请求。