[发明专利]扫描驱动电路及其或非门逻辑运算电路

摘要

本发明公开了一种采用氧化物半导体薄膜晶体管的扫描驱动电路及其或非门逻辑运算电路，包括应用于GOA电路下拉维持电路中的第一反相器和第二反相器，以及多个晶体管，利用NTFT与反相器的结合替代原有的PMOS元件的功能，实现类似原来的CMOS NOR运算电路的特性，从而解决了IGZO TFT单型器件逻辑运算电路的设计问题，更适合大型的数字集成电路集成在液晶显示器。

主权项

一种或非门逻辑运算电路，其特征在于，所述电路包括应用于GOA电路下拉维持电路中的第一反相器和第二反相器，以及第十三晶体管(T13)，栅极电性连接于所述第一反相器的输出端，漏极电性连接于恒压高电位(DCH)；第十四晶体管(T14)，栅极电性连接于所述第二反相器的输出端，漏极电性连接于所述第十三晶体管(T13)的源极，源极电性连接于所述逻辑运算电路的输出端(Vout)；第十五晶体管(T15)，栅极电性连接于所述逻辑运算电路的第一输入端(A)，漏极电性连接于所述逻辑运算电路的输出端(Vout)，源极电性连接于恒压低电位(DCL)；第十六晶体管(T16)，栅极电性连接于所述逻辑运算电路的第二输入端(B)，漏极电性连接于所述逻辑运算电路的输出端(Vout)，源极电性连接于恒压低电位(DCL)；其中，所述第十三晶体管(T13)以及第十四晶体管(T14)为N型；所述第一反相器和所述第二反相器为第三反相器或第四反相器中的一种；其中，所述第三反相器包括：第一晶体管(T1)，栅极与漏极均电性连接于恒压高电位(DCH)，源极电性连接于第一节点(S)；第二晶体管(T2)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于第一节点(S)，源极电性连接于第一负电位(VSS1)；第三晶体管(T3)，栅极电性连接于第一节点(S)，漏极电性连接于恒压高电位(DCH)，源极电性连接于所述反相器的输出端(Vout)；第四晶体管(T4)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于所述反相器的输出端(Vout)，源极电性连接第二节点(K)；第五晶体管(T5)，栅极与漏极均电性连接于恒压高电位(DCH)，源极电性连接于第三节点(M)；第六晶体管(T6)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于第三节点(M)，源极连接于恒压低电位(DCL)；第七晶体管(T7)，栅极电性连接于第三节点(M)，漏极电性连接于恒压高电位(DCH)，源极电性连接于第二节点(K)；第八晶体管(T8)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于第二节点(K)，源极连接于恒压低电位(DCL)；所述第四反相器包括：第二十一晶体管(T21)，栅极与漏极均电性连接于恒压高电位(DCH)，源极电性连接于第一节点(S)；第二十二晶体管(T22)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于第一节点(S)，源极电性连接于第一负电位(VSS1)；第二十三晶体管(T23)，栅极电性连接于第一节点(S)，漏极电性连接于恒压高电位(DCH)，源极电性连接于所述反相器的输出端(Vout)；第二十四晶体管(T24)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于所述反相器的输出端(Vout)，源极电性连接第二节点(K)；第二十五晶体管(T25)，栅极电性连接于第三节点(M)，漏极电性连接于恒压高电位(DCH)，源极电性连接于第二节点(K)；第二十六晶体管(T26)，栅极电性连接于所述反相器的输入端(Vin)，漏极电性连接于第二节点(K)，源极连接于恒压低电位(DCL)。