[发明专利]一种片上网络消息缓冲区的存储管理模块

摘要

本发明涉及一种片上网络消息缓冲区的存储管理模块，属于计算机体系结构及芯片设计领域，该模块负责片上网络计算节点各个端口接收和转发消息时缓冲区存储单元的分配与回收，本发明的存储管理模块采用多端口同步访问模式，多个端口可同时申请或释放消息缓冲区中的存储单元；申请存储单元过程采用预先分配策略，不是申请时才分配，而是在初始化时预先为每个端口分配存储单元，之后每次有端口申请存储单元时再预先为下一次申请提前分配好存储单元。对比现有技术，本发明通过多端口并发访问和预先分配策略缩短了存储单元分配和回收的时间，从而减小了消息存储转发的延迟，提高了存储效率，采用环形队列保存缓冲区空闲存储单元地址，简化了电路设计。

主权项

一种具有4个同时读/写通道的片上网络消息缓冲区的存储管理模块实现电路，其特征在于：所述存储管理模块的外部接口包括4个写入数据总线Dwr0(4:0)～Dwr3(4:0)和4个读出数据总线Drd0(4:0)～Drd3(4:0)，与4个写入数据总线相关的4个写入控制信号WR0～WR3；与4个读出数据总线相关的4个读出控制信号RD0～RD3；待读状态指示信号RE0～RE3，用于表示是否有一个有效数据在相应读出数据总线Drd0(4:0)～Drd3(4:0)上；复位信号RST和时钟信号CLK；存储管理模块内部由写地址生成模块IMG_WrAGen、读地址生成模块IMG_RdAGen、表项存储模块IMG_Mem5x32和表长计算模块IMG_QueLen四个模块组成；连接关系如下：表项存储模块IMG_Mem5x32通过Awr0(4:0)～Awr3(4:0)接口与写地址生成模块IMG_WrAGen的Awr0(4:0)～Awr3(4:0)接口相连，通过Ard0(4:0)～Ard3(4:0)接口与读地址生成模块IMG_RdAGen的Ard0(4:0)～Ard3(4:0)接口相连；表长计算模块IMG_QueLen通过Tail(4:0)接口与写地址生成模块IMG_WrAGen的CurTail(4:0)接口相连，通过Len(4:0)接口与读地址生成模块IMG_RdAGen的QuLen(4:0)接口相连，通过Head(4:0)接口与读地址生成模块IMG_RdAGen的Head(4:0)接口相连；外部接口RST、CLK与写地址生成模块IMG_WrAGen、读地址生成模块IMG_RdAGen和表项存储模块IMG_Mem5x32三个模块相连，写入控制信号WR0～WR3与写地址生成模块IMG_WrAGen和表项存储模块IMG_Mem5x32相连，读出控制信号RD0～RD3以及待读状态指示信号RE0～RE3与读地址生成模块IMG_RdAGen相连，4个写入数据总线Dwr0(4:0)～Dwr3(4:0)和4个读出数据总线Drd0(4:0)～Drd3(4:0)与表项存储模‑块IMG_Mem5x32相连；所述写地址生成模块IMG_WrAGen由5个5选1多路选择器IMG_M5_1x5e，即TailSel和CH0～CH3模块、地址译码模块IMG_SelGenWR、或门OR4、锁存器IMG_FDx5pe即TL模块和地址增量加法器IMG_AddressInc组成，其中5个IMG_M5_1x5e之间通过D0(4:0)～D4(4:0)互相连接，TailSel模块的E接口连接高电平，同时和CH0～CH3模块通过各自的S(2:0)接口分别与模块IMG_SelGenWR的接口TailSel(2:0)、AwrSet0(2:0)～AwrSet3(2:0)相连；IMG_SelGenWR通过接口WrCtrl0～WrCtrl3同时与外部写入控制信号WR0～WR3相连，通过WR0～WR3的译码，给出各通道写入地址选择信号、下一时刻队尾Tail计算选择信号；锁存器IMG_FDx5pe用于锁存当前的队尾地址，同时隔离下一时刻队尾地址，其通过D(4:0)接口与5选1多路选择器TailSel的O(4:0)相连，通过Q(4:0)与地址增量加法的运算模块IMG_AddressInc的Din(4:0)接口相连，外部写入控制信号WR0～WR3经过或门OR4与其CE接口相连；同时外部写入控制信号WR0～WR3分别与5选1多路选择器CH0～CH3的E接口相连；IMG_AddressInc是一个地址增量加法的运算模块，给出Din+1、Din+2、Din+3、Din+4的计算结果，并以当前环形队列队尾地址CurTail作为输入，输出CurTail+0、CurTail+1、CurTail+2、CurTail+3、CurTail+4，这些值分别通过接口O0(4:0)～O4(4:0)与5个5选1多路选择器的对应接口D0(4:0)～D4(4:0)相连；所述读地址生成模块IMG_RdAGen由5个5选1多路选择器IMG_M5_1x5e即HS和CH0～CH3模块、地址译码模块IMG_SelGenRD即OpSel、或门OR4、锁存器IMG_FDPEx5即HeadLatch模块、地址增量加法器IMG_AddressInc和4个IMG_RdALatch即C0～C3模块组成，其中5个IMG_M5_1x5e均通过D0(4:0)～D4(4:0)互相连接D0(4:0)～D4(4:0)接口与IMG_AddressInc的O0(4:0)～O4(4:0)接口相连；IMG_AddressInc通过Din(4:0)接口与HeadLatch模块的Q(4:0)接口相连；模块HS通过O(4:0)接口与HeadLatch模块的D(4:0)接口相连；OpSel模块生成的各种选择信号，用于读出表项地址和队首指针，通过HSel(2:0)、ArdSet0(2:0)～ArdSet3(2:0)接口分别与HS模块、CH0～CH3模块各自的S(2:0)接口相连，通过其PreRE0～PreRE3接口分别与C0～C3模块各自的NxtRE接口相连；CH0～CH3模块分别通过各自的O(4:0)接口与C0～C3模块相应的NxtA(4:0)接口相连；外部接口RST和CLK与HeadLatch模块、C0～C3模块的对应接口相连；外部读控制信号RD0～RD3与OpSel模块的RdCtrl0～RdCtrl3接口相连，并与相对应的C0～C3模块的CE接口以及CH0～CH3模块的E接口相连，同时这四条读控制信号线经过OR4或门后与HeadLatch模块的CE接口相连；C0～C3模块则向表项存储模块输出初始化的Pre0(31:0)～Pre3(31:0)信号和Ard0(4:0)～Ard3(4:0)信号，向外部输出RE0～RE3信号；所述表项存储模块IMG_Mem5x32由5个IMG_Mem1x32模块并联组成，这5个模块分别保存所有表项的5位二进制数的一位，IMG_Mem1x32模块由4个扩展模块IMG_D5_32E即CHwr0～CHwr3模块、地址和数据合并模块IMG_WrExt4P1x32即CHwrExt模块、存储器IMG_FDPE x32即MEM模块和数据读出模块IMG_RdExt4P1x32即CHrdExt模块组成；外部连线WR0～WR3和Awr0(4:0)～Awr3(4:0)分别与CHwr0～CHwr3模块的E接口和A(4:0)接口相连，外部连线Dwr0～Dwr3与CHwrExt模块的Din0～Din3接口相连，初始化地址信号Pre(31:0)和外部信号RST、CLK与MEM模块的Pre(31:0)、Reset、C接口相连，外部连线Ard0(4:0)～Ard3(4:0)作为输入与CHrdExt模块的A0(4:0)～A3(4:0)接口相连；CHwr0～CHwr3模块分别通过各自的端口D(31:0)与CHwrExt模块的WrCtrl0(31:0)～WrCtrl3(31:0)相连；CHwrExt模块通过Data(31:0)、WrEn(31:0)接口与MEM模块的D(31:0)、CE(31:0)接口相连；MEM模块通过Q(31:0)接口与CHrdExt模块的D(31:0)接口相连；所述表长计算模块IMG_QueLen由2个4位减法器ADSU4模块串联构成，外部的循环队列的队尾指针数据线Tail(0)～Tail(3)和队头指针数据线Head(0)～Head(3)分别与上面的ADSU4子模块的A0～A3接口与B0～B3接口相连，队尾指针数据线Tail(4)和队头指针数据线Head(4)与下面的ADSU4子模块的A0接口与B0接口相连；上面的ADSU4模块的S0～S3接口生成队列长度连线Len(0)～Len(3)，下面的ADSU4子模块的S0接口生成队列长度连线Len(4)；上面ADSU4子模块通过ADD接口与下面ADSU4子模块的A2、A3、B1～B3、ADD接口以及“地”信号同时相连，同时上面ADSU4子模块通过CO接口与下面ADSU4子模块的C1接口相连，通过C1接口与下面ADSU4子模块的A1接口以及VCC相连；上面ADSU4子模块的OFL接口和下面ADSU4子模块的OFL、CO接口、S1～S3接口均置空。