[发明专利]高清SDI数字视频信号光纤透明传输装置有效

专利信息
申请号: 201510051469.2 申请日: 2015-01-30
公开(公告)号: CN104639899B 公开(公告)日: 2018-09-11
发明(设计)人: 孙偲晟;李戎 申请(专利权)人: 上海电控研究所
主分类号: H04N7/18 分类号: H04N7/18;H04N7/22
代理公司: 北京天达知识产权代理事务所(普通合伙) 11386 代理人: 马东伟;武悦
地址: 200092 *** 国省代码: 上海;31
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摘要: 发明涉及一种高清SDI数字视频信号光纤透明传输装置,包括:SDI光纤传输发送端,用于将用户输入的SDI高清数字视频信号通过信号处理转换成光信号,并通过光纤介质传输;SDI光纤传输接收端,用于接收光纤传输的高速串行光信号,通过信号处理将光信号还原成SDI高清数字视频信号,输出给视频接收端;本发明兼容各种SDI数字视频格式的传输,具有传输实时性好,传输带宽大、抗电磁干扰性强的优点。
搜索关键词: sdi 数字视频 信号 光纤 透明 传输 装置
【主权项】:
1.一种高清SDI数字视频信号光纤透明传输装置,其特征在于,包括:SDI光纤传输发送端,用于将用户输入的SDI高清数字视频信号通过信号处理转换成光信号,并通过光纤介质传输;SDI光纤传输接收端,用于接收光纤传输的高速串行光信号,通过信号处理将光信号还原成SDI高清数字视频信号,输出给视频接收端;所述SDI光纤传输发送端具体包括:发送端线缆均衡模块,用于对用户通过同轴电缆输入的SDI高清数字视频信号进行直流恢复和信号整形,并补偿SDI高频数字视频信号的衰减,过滤后发送给发送端重定时模块;发送端重定时模块,用于探测接收到的SDI高频数字视频信号的数据速率,并根据不同数据速率对SDI高频数字视频信号进行重新定时,转换成CML和PECL兼容的差分信号后发送给发送端光电转换模块;发送端光电转换模块,用于将从发送端重定时模块接收到的SDI高频数字视频信号转换成光信号发送到光纤介质;发送端配置CPU,用于配置发送端重定时模块的处理速度、处理模式,并控制发送端重定时模块的输出使能;所述发送端线缆均衡模块具体用于,通过内部的均衡器转换为高速差分信号,并调整正负信号线之间的延迟使之达到一致,然后进行直流共模电压恢复,滤除同轴线缆传输中带来的干扰、偏斜与毛刺,最终完成信号的均衡,输出给发送端重定时模块,通过正负差分SDO信号线输出给发送端重定时模块进行进一步处理,输出差分电压摆幅750mV,输出的直流共模电压2.925V;所述发送端线缆均衡模块还用于,输出一个电压值指示接入线缆的长度给发送端配置CPU,所述电压值与线缆长度成反比,范围为2.5V—1.6V,以便发送端配置CPU读取该电压值从而获取接入线缆的长度是否符合标准;所述发送端重定时模块具体用于,根据均衡后的SDI高频数字视频信号电信号输入提取时钟跳变信息,通过内部的PLL将处理时钟倍频至不同频率,使之满足3G‑HD、HD‑SDI和SD‑SDI不同速率的处理要求,并在锁定频率之后输出LOCK信号给发送端配置CPU;通过内部的鉴相器对输入数据的相位与处理时钟进行比较,使得输入数据和处理时钟的边沿达到一致,然后经过一个内部同步FIFO完成信号的同步缓存,处理后的数据输出给发送端光电转换模块;所述发送端配置CPU具体用于,通过内部的速率配置信号端口设定发送端重定时模块的不同处理速率,使之满足3G‑SDI,HD‑SDI和SD‑SDI不同速率的处理要求,在PLL锁定频率之后发送端重定时模块会输出LOCK信号给发送端配置CPU,发送端配置CPU根据接收到的LOCK信号的状态判断是否有SDI信号,以此来判断是否打开发送端重定时模块的输出使能管脚MUTE,输出差分信号至发送端光电转换模块,所述发送端配置CPU读取光电转换模块光纤链路连接状态,光纤链路连接状态为高电平表明光纤连路异常、为低电平表明光纤连路正常;所述SDI光纤传输接收端具体包括:接收端光电转换模块,用于接收从光纤介质传输发送端输出的高速串行光信号,并转换成高速差分电信号;接收端重定时模块,用于接收接收端光电转换模块发来的高速差分电信号,并对该高速差分电信号进行重定时;接收端线缆驱动模块,用于对信号振幅、信号上升下降时间进行了调整,将差分信号转换为适应同轴电缆传输的信号格式,输出标准75阻抗的SDI数字视频信号;接收端配置CPU,用于配置重定时信号处理芯片的处理速度、处理模式,并实时监控芯片锁相环的锁定与失锁状态;接收端光电转换模块输出光纤链路状态信号到接收端配置CPU来判断光纤是否连接正常,通过长距离光纤传输后光功率是否达标;当光纤链路状态信号为低电平表示光纤链路正常,反之异常;所述接收端重定时模块的输入时钟频率采用27MHz,接收端配置CPU对重定时模块的速率进行配置,配置方法与发送端一致,通过PLL将处理时钟倍频至270MHz,1.485GHz或2.97GHz,使之满足3G‑SDI,HD‑SDI和SD‑SDI不同速率的处理要求,鉴相器对输入数据的相位与处理时钟进行比较,使得输入数据和处理时钟的边沿达到一致,然后经过一个内部同步FIFO完成信号的同步缓存,处理后的数据输出给接收端线缆均衡模块;通过速率配置信号端口设定接收端重定时模块的处理速率,使之满足3G‑SDI,HD‑SDI和SD‑SDI不同速率的处理要求,在PLL锁定频率之后接收端重定时模块会输出LOCK信号给接收端配置CPU,接收端配置CPU根据LOCK的状态判断是否有SDI信号,以此来判断打开输出使能管脚MUTE,输出差分信号至接收端线缆均衡模块进行下一步处理。
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