[发明专利]一种核外高速缓存装置

摘要

一种核外高速缓存装置，包括从设备接口单元、控制单元、存储单元、主设备接口单元和同步单元。从设备接口单元接收和响应主机的访问请求；控制单元根据寄存器配置信息处理从设备接口单元传递的请求，访问存储单元或向主设备接口单元发送该请求，并进行缓存行的回填；存储单元缓存控制单元写入的数据及其标志信息；主设备接口单元负责向下一级存储设备发送访问请求，获取所需要的缓存数据；同步单元将主设备接口单元发送的访问请求转换为符合下一级存储设备时钟时序的信号。本发明提供了一种有效减小非易失性存储器的访问延时、提升处理器访存性能的核外高速缓存装置。

主权项

一种核外高速缓存装置，包括：从设备接口单元，用于接收处理器或其他主设备的读写访问请求，并将访问请求发送给控制单元；接收控制单元返回的缓存数据或响应信息，发送给处理器或其他主设备；主设备接口单元，用于接收控制单元发送的访问请求，将访问请求发送给下一级存储系统，向控制单元返回获取的数据或响应信息；其特征在于：所述核外高速缓存装置还包括：控制单元，包含可高缓区控制器，写策略控制器和缓存数据类型控制器，用于接收所述从设备接口单元发送的缓存读写访问请求，根据寄存器配置信息，访问存储单元或直接将请求发送给主设备接口单元，再将得到的缓存数据或响应信息返回给从设备接口单元；存储单元，用于接收控制单元的访问请求，存储主设备接口单元获取的数据及其地址标志信息，向控制单元返回命中的缓存数据或者不命中信息；同步单元，用于根据输入的时钟同步信号，将主设备接口单元发送的访问请求转换为符合下一级存储系统的时钟时序的访问请求信号，将下一级存储系统返回的数据或响应信息转换为符合所述高速缓存装置的时钟时序的信号；主设备接口单元处理符合AHB总线协议的请求，同步单元由同步控制器，采样模块，多路选择器和输出寄存器组成，接收到主设备接口单元发送的有效访存请求后，其内的同步控制器状态机启动，控制请求信号向下一级存储设备时钟域时序转换；该状态机具有IDLE、DRIVE、WAIT和ERROR四个状态，只有在输入的时钟同步信号有效时状态转换才会发生；采样模块在时钟同步信号有效时采样下一级存储设备返回的数据和应答信息；IDLE：无有效访存请求时，状态机默认处于IDLE态；接收到有效请求，并且时钟同步信号有效，下一级存储设备正常的情况下，采样模块输出的hready_H为高，hresp_H为0，状态机进入DRIVE态，控制多路选择器选择当前访存请求信号，将该请求发送到下一级存储设备；DRIVE：维持输出寄存器发送到下一级存储设备的有效请求信号，以保证满足其时序要求，如果下一级存储设备正常，状态机进入WAIT态，否则返回IDLE态；WAIT：等待下一级存储设备返回数据和应答信息，如果数据正常返回并且没有新的请求，状态机进入IDLE态；如果数据正常返回并且有新的请求，状态机直接进入DRIVE态；如果下一级存储设备返回异常的应答信息，状态机进入ERROR态；ERROR：等待下一级存储设备正常后状态机进入IDLE态，以接收新的请求。