[发明专利]基于RSFF的QCLK生成单元

摘要

本发明涉及一种生成QCLK信号的电路设计问题。由于QCLK有着丰富的信息量，它在相关研究文献中已经得到应用而显示出一定的优势。而目前QCLK信号只能由模拟软件仿真生成，国内外还没有简单而实用的集成电路可以生成QCLK信号。这里发明一种生成QCLK信号的电路，该电路主要由两种RSFF以及MOS管组成。本发明即基于RSFF的QCLK生成单元解决了目前不能由实际电路生成QCLK信号的问题，使得QCLK信号可以进行实际应用。模拟表明发明的QCLK生成单元功能正确；另外，对本发明的电路进行分析后表明，本发明的电路结构简单，性能高，且易于在电路里进行应用。

主权项

一种生成四值时钟QCLK的电路单元，用输入的二值时钟CLK及其反信号生成次序为0→1→2→3→2→1→0的四值时钟QCLK，它包括一个二输入的与门G1、一个上升沿触发的RS触发器FF0、一个下降沿触发的RS触发器FF1、标记为P1、P2、P3和P4的四个PMOS管和标记为N1、N2、N3和N4的四个NMOS管；首先，用所述RS触发器FF0和FF1对二值时钟CLK进行三分频，分别得到在CLK上升沿处和下降沿处改变状态的三分频输出信号Q0和Q1，它们的占空比分别为66.7％和33.3％，信号和分别是Q0和Q1的反信号；然后，用所述四个PMOS管和所述四个NMOS管组成生成四值时钟的MOS管网络，其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的信号源和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值2的信号源和所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极分别与逻辑值1的信号源和所述NMOS管N2的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所述NMOS管N4的源极相接，所述MOS管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输出端；最后，用CLK、Q0和Q1控制所述MOS管网络生成四值时钟QCLK；所述四值时钟QCLK生成单元，其特征在于：所述RS触发器FF0的两个输入信号R0和S0的表达式为所述RS触发器FF1的两个输入信号R1和S1的表达式为R1＝Q1，所述R0和S0以及R1和S1的表达式在电路上实现为信号Q0和接入与门G1的两个输入端，与门G1的输出信号接入输入信号R0和S1，输出信号和Q1分别与输入信号S0和R1相接；控制所述MOS管网络的信号具体连接为信号CLK、Q0、Q1、Q0、CLK和Q1分别与所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的栅极相接。