[发明专利]一种NAND闪存的差错控制码结构及其差错码控制方法在审
| 申请号： | 201510098970.4 | 申请日： | 2015-03-05 |
| 公开（公告）号： | CN104932952A | 公开（公告）日： | 2015-09-23 |
| 发明（设计）人： | 姜小波;谭雪青 | 申请（专利权）人： | 华南理工大学 |
| 主分类号： | G06F11/10 | 分类号： | G06F11/10 |
| 代理公司： | 广州市华学知识产权代理有限公司 44245 | 代理人： | 罗观祥 |
| 地址： | 510640 广*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种NAND闪存的差错控制码结构，包括码率为0.4～0.9的ECC编码器、码率为0.4～0.9的ECC译码器和NAND闪存控制器。本发明还公开了一种NAND闪存的差错控制码结构的差错码控制方法，包括以下步骤：1、根据不同工艺下的NAND闪存，获取闪存原始误码率与擦写次数的关系；2、计算当UBER低于10-15时可接受的RBER；3、根据前面获取的不同工艺下闪存擦写次数与原始误码率的关系，可以计算得出不同原始误码率RBER下闪存的擦写次数；4、计算闪存无误码积分信息容量；5、选取ECC的码率。本发明具有能够使得无误码积分容量最大和有效保证NAND闪存的长期稳定性等优点。 | ||
| 搜索关键词： | 一种 nand 闪存 差错 控制 结构 及其 错码 方法 | ||
【主权项】：
一种NAND闪存的差错控制码结构，其特征在于，包括：码率为0.4～0.9的ECC编码器、码率为0.4～0.9的ECC译码器和NAND闪存控制器；所述的ECC编码器的数据输出端接到NAND闪存控制器的数据输入接口，ECC译码器的数据输入端与NAND闪存控制器的数据输出接口相连。
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