[发明专利]CBC模式下的AES加解密装置及方法有效
| 申请号： | 201510109337.0 | 申请日： | 2015-03-12 |
| 公开（公告）号： | CN106034022B | 公开（公告）日： | 2019-11-26 |
| 发明（设计）人： | 王凡琦;庄健敏;张钊锋;封松林 | 申请（专利权）人： | 中国科学院上海高等研究院 |
| 主分类号： | H04L9/06 | 分类号： | H04L9/06 |
| 代理公司： | 31237 上海思微知识产权代理事务所(普通合伙) | 代理人： | 郑玮<国际申请>=<国际公布>=<进入国 |
| 地址： | 201210 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种CBC模式下的AES加解密装置及其方法，该加解密装置包括：输入输出模块，接收上层的输入数据和控制信号并向上层发送处理好的数据和控制信号；反馈及累加模块，根据控制信号完成对输入和输出数据的反馈和累加；AES核模块，根据不同的控制信号完成对输入数据的加解密，所述AES核模块选用128bit密钥长度单模式，采用迭代运算对待加/解密数据进行加解密，每轮迭代运算包括行变换、字节替换、列混淆、轮密钥加，所述AES核模块采用加解密复用组合S盒结构，并采用双路AES报文级实现加解密，本发明实现了较小的面积和较高吞吐量，并且通过报文级并行处理的方法，能够通过双路实现1Gbps以上的吞吐量。 | ||
| 搜索关键词： | cbc 模式 aes 解密 装置 方法 | ||
【主权项】：
1.一种CBC模式下的AES加解密装置，包括：/n输入输出模块，接收上层的输入数据和控制信号并向上层发送处理好的数据和控制信号；/n反馈及累加模块，根据控制信号完成对输入和输出数据的反馈和累加；/nAES核模块，根据不同的控制信号完成对输入数据的加解密，所述AES核模块选用128bit密钥长度单模式，采用迭代运算对待加解密数据进行加解密，每轮迭代运算包括行变换、字节替换、列混淆、轮密钥加，所述AES核模块采用加解密复用组合S盒结构，并采用双路AES报文级实现加解密，/n其中，所述反馈及累加模块包括四个多路选择器(203、204、205、206)以及两个累加器(201、202)，来自上层的报文头标志(hd)经所述输入输出模块连接至第一多路选择器(203)、第二多路选择器(204)的控制端，加解密控制信号(enc)经所述输入输出模块连接至第三多路选择器(205)、第四多路选择器(206)的控制端，初始向量(IV)经所述输入输出模块连接至第一多路选择器(203)、第二多路选择器(204)的1输入端，当前输入数据(Data_in(i))经所述输入输出模块连接至第一累加器(201)的一输入端和第三多路选择器(205)的0输入端，前一时刻输入数据(Data_in(i-1))经所述输入输出模块连接至所述第二多路选择器(204)的0输入端，前一时刻输出数据(Data_out(i-1))连接至第一多路选择器(203)的0输入端，第一多路选择器(203)的输出端连接至第一累加器(201)的另一输入端，第一累加器(201)的输出端连接至第三多路选择器(205)的1输入端，第三多路选择器(205)的输出端连接至所述AES核模块，第二多路选择器(204)的输出端连接至第二累加器(202)的一输入端，当前输出数据(Data_out(i))连接至第四多路选择器(206)的1输入端和第二累加器(202)的另一输入端，第二累加器(202)的输出端连接至第四多路选择器(206)的0输入端，第四多路选择器(206)的输出端连接至所述输入输出模块，第一累加器(201)输出的AES输入控制信号(kld)连接至所述AES核模块，所述输入密钥(Key_in)经所述输入输出模块连接至所述AES核模块，所述AES核模块将加解密结束信号(fin)连接至所述输入输出模块。/n
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