[发明专利]基于FPGA的S波段被动雷达截获接收装置及其信号处理方法

摘要

本发明属于电子通信系统及数字信号处理领域，涉及的是基于FPGA的S波段被动雷达截获接收装置及其信号处理方法。截获接收机由信道化处理和测频分选跟踪组成，天线组接收S波段雷达信号，经过高频放大器HFA及分路器后，一路输出直接送给截获接收机中的测频分选跟踪，另一路信号送给第一混频组件，同时频综器输出给第一混频组件，两者混频后输出送给第二混频组件，第二混频组件输出中频信号送给截获接收机的信道化处理，测频分选跟踪输出控制码到频综器。本发明利用FPGA实现了被动雷达截获接收装置的多信道滤波，解决了高速采样数据与后续数字信号实时处理问题，且结构实现具有低复杂度的优势。

主权项

基于FPGA的S波段被动雷达截获接收装置信号处理方法，包括如下具体步骤：基于FPGA的S波段被动雷达截获接收装置，包括覆盖S波段的天线组(1)、高频放大器HFA及分路器(2)、第一混频组件(3)、第二混频组件(4)、频踪器(5)、截获接收机(6)，截获接收机(6)由信道化处理和测频分选跟踪组成，天线组(1)接收S波段雷达信号，经过高频放大器HFA及分路器(2)后，一路输出直接送给截获接收机(6)中的测频分选跟踪(62)，另一路信号送给第一混频组件(3)，同时频综器(5)输出给第一混频组件，两者混频后输出送给第二混频组件(4)，第二混频组件(4)输出中频信号送给截获接收机(6)的信道化处理(61)，测频分选跟踪(62)输出控制码到频综器(5)；截获接收机部分由高速A/D(7)、FPGA(8)、电源模块(9)、锁相环PLL(10)、晶振(11)、EPROM(12)和电源模块(13)组成，其中两路中频IF1和IF2信号送给高速A/D(7)，输出采样数据和参考时钟送给FPGA(8)，FPGA(8)输出A/D配置数据到高速A/D(7)，FPGA(8)通过SPI配置接口输出配置数据到锁相环PLL(10)，晶振(11)输出参考时钟到锁相环PLL(10)，锁相环PLL(10)输出采样时钟到高速A/D(7)，电源模块(9)输出+1.9V电压到高速A/D(7)，EPROM(12)配置数据到FPGA(8)，电源模块(13)提供+1.1V、+1.8V、+3.3V、+2.5V四种电压到FPGA(8)；步骤401：模块配置阶段：将系统输入时钟clk输入到全局时钟模块，其输出时钟作为驱动时钟，去完成A/D工作模式配置、PLL模块配置；步骤402：数据抽取阶段：分别将高速A/D(7)输出的通道1和通道2的采样数据送到抽取模块，分别完成采样数据的D倍抽取，其中抽取数D＝M/2，M为子带滤波信道数目，抽取后的数据进行(1，j，‑1，‑j)的符号变换后输出，经过符号变换后的数据为复信号；步骤403：子带滤波阶段：分别将通道1和通道2经抽取模块输出的复信号数据送到子带FIR滤波模块，子带FIR滤波模块构造方法：首先利用MATLAB构造一个FIR原型低通滤波器；其次，将该原型低通滤波器系数进行M倍抽取，共得到M组子带FIR滤波器系数；再次，在FPGA内部调用FIR滤波器IP核，并将M组子带FIR滤波器系数分别导入到M个FIR滤波器IP核中；最后，生成子带FIR滤波器模块；步骤404：并行IFFT阶段：分别将通道1和通道2子带FIR滤波模块输出数据送到IFFT模块，IFFT模块对M个子带滤波信道的数据进行并行IFFT运算，其中并行IFFT运算采用基‑2算法实现，为了满足IFFT运算，M一般满足M＝2L，L为正整数，基‑2IFFT算法核心是蝶形运算单元，为了实现M点并行IFFT运算，蝶形运算的级数为L级；步骤405：相位和幅度提取阶段：分别将通道1和通道2IFFT模块输出的数据送到CORDIC模块，CORDIC模块利用CORDIC算法矢量模式对IFFT模块输出的I、Q量按公式换算出信号的相位φ和幅度A；步骤406：PDW测量阶段：将CORDIC模块输出的数据信息送到PDW测量模块，利用公式可以得到瞬时频率f(n)，其中，相位φ(n)为相位，Ts为采样周期；将两个通道输出的瞬时相位进行相位解卷绕，即利用相位后向差分，在瞬时相位φk[n]上再加上一个修正的相位序列ψ[n]，其初值为ψ[n]＝0，并满足：经过PDW测量模块的输出信息包括了频率码、相位差、脉冲宽度、I和Q量以及脉冲重复周期PRI。