[发明专利]一种延迟锁相环及其更新控制方法有效
| 申请号： | 201510134262.1 | 申请日： | 2015-03-25 |
| 公开（公告）号： | CN104702270B | 公开（公告）日： | 2017-11-10 |
| 发明（设计）人： | 刘成 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03L7/081 | 分类号： | H03L7/081 |
| 代理公司： | 西安通大专利代理有限责任公司61200 | 代理人： | 徐文权 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开一种延迟锁相环及其更新控制方法，所述延迟锁相环包括延迟链、鉴相器、反馈电路、逻辑控制电路和计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链；计数器的输入端连接存储器控制系统，计数器的输出端连接逻辑控制电路。本发明通过设置计数器，在电源关闭模式退出时，加快延迟链的更新速度，以保证VCLK和DQS的上升沿尽快对齐，系统操作不会出现错误；电源波动稳定后，控制延迟链恢复更新速度，以抑制输入时钟和电源上的一些较小的噪声。 | ||
| 搜索关键词： | 一种 延迟 锁相环 及其 更新 控制 方法 | ||
【主权项】：
一种延迟锁相环，其特征在于，包括延迟链、鉴相器、反馈电路、逻辑控制电路和计数器；输入时钟信号线连接延迟链和鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端连接鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链；计数器的输入端连接存储器控制系统，计数器的输出端连接逻辑控制电路；逻辑控制电路的输出端通过增/减电路和更新速度电路连接延迟链；所述增/减电路用于控制延迟链的增减；所述更新速度电路用于改变延迟链的更新速度；所述计数器用于接收存储器控制系统发出的电源关闭模式退出信号，并输出第一信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链的更新速度从1step/(m*n*tck)变为1step/(n*tck)，加速输入时钟VCLK和数据对齐信号DQS的上升沿对齐；同时，计数器根据预先设定的电源关闭模式退出至电源波动稳定的时间长度进行计数，到设定时长后同步器输出第二信号给逻辑控制电路，逻辑控制电路通过更新速度电路控制延迟链的更新速度恢复为1step/(m*n*tck)；n和m均为正整数，且m≥2。
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