[发明专利]一种静电保护电路

摘要

本发明涉及电路设计技术领域，尤其涉及一种应用于三维集成电路(3D IC)中的静电保护电路，该电路主要通过使用VDD总线、二极管D5、二极管D6对电路进行优化，即把ESD保护电路与原本的VDD有效隔离，这样在断电模式下或各组电压不等的多电压应用下，也可有效防止泄漏电流通路的形成以及提高ESD电流通路放电能力，进一步的有效提高3D IC产品在生产制造过程中的良率。

主权项

一种静电保护电路，其特征在于，应用于包括若干层堆叠连接的三维集成电路版图中，各层所述电路版图均具有两互连的所述静电保护电路，所述静电保护电路包括：晶体管M1、晶体管M2、晶体管M3、晶体管M4、二极管D5、二极管D6、电源电压VDD、电源电压VSS、VDD总线、I/O输入端、I/O输出端、电源钳位模块、ESD模块以及驱动模块，且所述驱动模块具有输入端口、第一驱动端口、第二驱动端口以及两个回流端口；所述输入端口分别与所述晶体管M1的源极、所述晶体管M2的漏极以及所述I/O输入端连接，且所述晶体管M1的漏极与所述晶体管M1的栅极均依次通过所述VDD总线、所述二极管D5与所述电源电压VDD连接，所述晶体管M2的源极与所述晶体管M2的栅极均与所述电源电压VSS连接；所述第一驱动端口与所述晶体管M3的栅极连接，所述晶体管M3的漏极通过所述二极管D6与所述电源电压VDD连接；所述第二驱动端口与所述晶体管M4的栅极连接，所述晶体管M4的源极与所述电源电压VSS连接，且所述晶体管M4的漏极与所述晶体管M3的源极均与所述I/O输出端连接；两个所述回流端口中，一个回流端口与所述电源电压VDD连接，另一个回流端口与所述电源电压VSS连接；其中，所述电源电压VSS与所述VDD总线之间连接有所述ESD模块，且所述电源电压VSS与所述电源电压VDD之间还连接有电源钳位模块。