[发明专利]一种时钟系统

摘要

本发明涉及电子技术领域，具体涉及一种用于电子系统的时钟系统，包括上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，与PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时钟芯片的控制寄存器的值；CPLD，与PCI总线相连，用于获取所述控制寄存器的值，并将其发送给所述专用时钟芯片；所述专用时钟芯片，用于根据所述控制寄存器的值生成相应的时钟信号并输出；通过上述技术方案，本发明可以通过上位机设置输出时钟频率，时钟输出范围超宽，具有高分辨率。本发明还可以控制输出时钟的占空比，满足对占空比有要求的系统需求。

主权项

一种时钟系统，其特征在于，包括：上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，与所述PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时钟芯片的控制寄存器的值；复杂可编程逻辑器件CPLD，与PCI总线相连，用于获取所述控制寄存器的值，并将其发送给所述专用时钟芯片；所述专用时钟芯片，用于根据所述控制寄存器的值生成相应的时钟信号并输出；占空比调整电路，与所述专用时钟芯片的输出端相连，用于调整所述时钟信号的占空比，并输出调整后的时钟信号；所述占空比调整电路包括第一芯片、第二芯片、与门，该两个芯片连接同一参考时钟源，且该两个芯片的控制端与所述CPLD相连，用于根据所述CPLD的控制信号调整占空比；所述同一参考时钟源为所述专用时钟芯片输出的时钟信号；所述根据所述CPLD的控制信号调整占空比包括：所述第二芯片根据所述CPLD的控制信号进行移相，移相后的第二时钟信号与第一芯片输出的第一时钟信号经所述与门输出。