[发明专利]基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法

摘要

基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法，涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析；触发器修改模块用于用EDIF语言完对所有触发器的可测性修改；Verilog封装模块用于对EDIF网表描述电路的Verilog封装；扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块用于对电路的再次Verilog封装；测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。

主权项

基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法，它是基于Perl的EDIF网表级电路的自动可测性设计系统实现的，该系统包括电路源码解析模块(1)、触发器修改模块(2)、扫描链设计模块(3)、可测性电路生成模块(4)、测试验证模块(5)；电路源码解析模块(1)用于对数字逻辑电路的EDIF网表级描述的分析，获得电路中所有触发器使用的信息；触发器修改模块(2)包括可测性触发器生成模块(21)和触发器可测性修改模块(22)；触发器修改模块(2)用于根据电路源码解析模块提供的触发器信息，在电路的EDIF网表描述的文件中用EDIF语言完成对所有触发器的可测性修改；扫描链设计模块(3)包括Verilog封装模块(31)和扫描链连接模块(32)；Verilog封装模块(31)用于根据电路源码解析模块提供的触发器信息及触发器修改模块提供的触发器修改后的电路EDIF网表，完成对EDIF网表描述电路的Verilog封装；扫描链连接模块(32)用于根据电路源码解析模块提供的触发器信息及触发器修改模块提供的触发器修改后的电路EDIF网表，完成对EDIF网表描述电路用Verilog语言完成电路的扫描链设计；可测性电路生成模块(4)用于根据扫描链设计模块生成的Verilog形式的电路完成对电路的再次Verilog封装，获得最终的可测性设计后的电路；测试验证模块(5)用于根据电路源码解析模块提供的端口和触发器信息以及可测性电路生成模块提供的已完成可测性设计的电路，生成测试文件并对可测性设计后的电路进行验证；基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法，它由以下步骤实现：步骤一、采用电路源码解析模块(1)对电路中使用的触发器进行分析，并使用Perl在EDIF环境中进行处理；步骤二、采用触发器修改模块(2)对电路中使用的触发器进行可测性的修改，并使用Perl在EDIF环境中进行处理；步骤三、使用Perl对已完成触发器可测性修改后的EDIF电路进行Verilog封装，屏蔽EDIF细节，然后对电路中可测性改造的触发器进行扫描链的设计；步骤四、使用Perl给出最终的具有可测性的且符合Verilog语法的电路，并验证修改正确后，使用Perl生成符合Tcl语法的自动测试文件，进而实现EDIF网表级电路的自动测试；其特征是：步骤二中采用触发器修改模块(2)对电路中使用的触发器进行可测性的修改，并使用Perl在EDIF环境中进行处理的具体方法为：步骤B1、从步骤一中分析出的所使用的所有触发器信息中，获得触发的类型；步骤B2、生成一个可测性EDIF元件库，该元件库中包含有步骤B1中分析出的所有类型的触发器对应的可测性触发器；步骤B3、将步骤B2获得的可测性库插入到原电路的EDIF元件中，插入的位置在原电路有关触发器声明的库之后；步骤B4、根据步骤一中分析出的所使用的所有触发器信息，生成触发器的修改信息；步骤B5、根据步骤B4获得的生成触发器的修改信息，对步骤B3的EDIF文件逐条修改，修改触发的引用路径，增加测试端口的声明及测试端口的节点连接，得到触发器修改完成的EDIF文件。