[发明专利]采用20bits数据接口实现10GBase-X4 PCS架构的方法及系统

摘要

本发明提供一种采用20bits数据接口实现10GBase‑X4 PCS架构的方法及系统，所述方法包括：在数据的接收方向上，对20bit数据进行定界，生成新的20bit数据1；对所述20bit数据1进行解码，生成新的2字节数据；对所述2字节数据进行去抖动，生成新的2字节数据1；在数据的发送方向上，接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2。本发明的采用20bits数据接口实现10GBase‑X4 PCS架构的方法及系统，通过对原始数据拆分进行定界、解码、去抖动、编码，使其工作时钟有效降为传统10GBase‑X4 PCS架构时钟频率的一半，进而减小芯片的功耗。

主权项

1.一种采用20bits数据接口实现10GBase‑X4 PCS架构的方法，其特征在于，所述方法包括：10GBase‑X4 PCS架构具有4条数据处理通道，每条数据处理通道对应设置去抖动缓冲器；在数据的接收方向上，S1、对20bit数据进行定界，生成新的20bit数据1；S2、对所述20bit数据1进行解码，生成新的2字节数据；S3、对所述2字节数据进行去抖动，生成新的2字节数据1；在数据的发送方向上，A1、接收PCS上层下发的2字节数据2，对所述2字节数据2进行编码，生成新的20bit数据2；其中，所述步骤S1具体包括：P1、接收所述20bit数据，将20bit数据按照排列顺序，分为前10bit数据和后10bit数据；P2、对前10bit数据进行定界，生成定界结果1；P3、后10bit数据依据所述定界结果1进行定界，生成定界结果2；P4、依据所述定界结果2生成新的20bit数据1；所述步骤S2具体包括：M1、在同一个时钟周期内，接收所述20bit数据1，将所述20bit数据1按照排列顺序，分为前10bit数据1和后10bit数据1；M2、10bit/8bit解码器0对前10bit数据1进行解码，生成解码结果1，所述解码结果1包括：解码数据状态1和解码器状态标识1；所述解码数据状态1包括：1bit的控制信号和8bit数据1；所述解码器状态标识1包括：code error标志1和disparity标志11；M3、10bit/8bit解码器1依据解码器状态标识1以及后10bit数据1的内容对后10bit数据1进行解码，生成解码结果2，所述解码结果2包括：数据状态2和解码器状态标识2；所述数据状态2包括：1bit的控制信号和8bit数据2；所述解码器状态标识2包括：code error标志2和disparity标志12，在下一个时钟周期到来时，将所述解码器状态标识2发送给10bit/8bit解码器0，10bit/8bit解码器0依据所述解码器状态标识2对下一个20bit数据1进行解码；M4、依据所述解码数据状态1和解码数据状态2生成新的2字节数据;所述步骤S3具体包括：N1、获取所述2字节数据的对齐标志在每条数据处理通道的去抖动缓冲器中的位置，将其标记为对齐标志地址；N2、在同一个窗口周期内，每条数据处理通道的去抖动缓冲器中均出现对齐标志后，将每条数据处理通道的去抖动缓冲器中的读指针同时指向对应的所述对齐标志地址；N3、判断所述读指针分别指向的所述对齐标志地址中对齐标志是否均处于高字节位或低字节位，若是，继续步骤N4，若否，将所述读指针分别指向的对齐标志完全对齐到高字节位或低字节位后，再进行步骤N4；N4、将每条数据处理通道的去抖动缓冲器中，所述读指针指向的所述2字节数据中处于高字节位的4个字节，组成新的高字节组，处于低字节位的4个字节，组成低字节组；N5、对高字节组或低字节组其中之一进行去抖动，生成处理结果1；对低字节组或高字节组其中另一依据处理结果1进行去抖动，生成处理结果2；依据所述处理结果1和所述处理结果2生成新的2字节数据1;所述步骤A1具体包括：Q1、接收PCS上层下发的2字节数据2，将所述2字节数据2按照排列顺序，分为前8bit数据2和后8bit数据2；Q2、8bit/10bit编码器0对前8bit数据2进行编码，生成编码结果1; 所述编码结果1包括：编码数据状态1和编码器状态标识1；所述编码数据状态1包括：10bit数据21；所述编码器状态标识1包括：disparity标志21；Q3、8bit/10bit编码器1依据编码器状态标识1以及后8bit数据2的内容对后8bit数据2进行编码，生成编码结果2；所述编码结果2包括：编码数据状态2和编码器状态标识2；所述编码数据状态2包括：10bit数据22；所述编码器状态标识2包括：disparity标志22；Q4、依据所述编码数据状态1和编码数据状态2生成新的20bit数据2。