[发明专利]数据处理装置及半导体集成电路装置

摘要

本发明提供一种数据处理装置，其在双端方式中，能够不拘泥于字节序的种类而共同地使用程序，并且能够使向量表共同化。指令被固定为小端，在指令执行时使用的数据的字节序是可变的。向量表的各向量地址的尺寸是32位，数据访问时的位数最大是32位。CPU进行指令提取，在提取的指令的执行前，例如对存储器进行32位数据访问。这时，CPU不依赖于数据的字节序的种类，以在数据寄存器的字节单位的各地址中储存的数据的地址和对齐，与以指令的小端决定的数据的地址和对齐成为相同的方式，控制对齐器。

主权项

一种数据处理装置，其特征在于，具备：CPU，其具备寄存器；指令总线，其字节序被固定为小端和大端中的一方，并且其转送信号量是N位，具备连接于所述CPU的一端，并且经由信号线与第1储存区域连接，该第1储存区域储存有能够进行数据的读出和写入的第1存储器内的指令码；数据总线，对其字节序被可变地设定为所述小端和所述大端中的任一种的所述数据进行转送，并且其1次的转送信号量的最大值是所述N位，所述数据总线通过k根信号线构成，所述k根信号线与所述第1存储器内的、以字节单位储存所述数据且具有k（N=8×k：k是正整数）个地址的储存区域的各地址连接；以及对齐器，对应于所述CPU输出的控制信号，连接所述数据总线的所述k根信号线、和所述寄存器内的、以字节单位储存所述数据的k个地址，所述CPU也与存储向量表的非易失性的第2存储器的输出端电连接，该向量表具备其各个尺寸是所述N位的多个向量地址，所述向量表将复位信号的接收、或除了所述复位信号的接收之外的特定的中断处理请求的接收的任一个作为要因，将所述N位的对应的向量地址输出到所述CPU，由此在所述CPU对所述第2存储器的所述向量表进行操作数访问时，所述CPU基于所述对应的向量地址进行指令提取，并且所述CPU在执行从所述第1存储器提取的指令码之前，在对所述第1存储器进行最大为所述N位的数据量的访问时，以数据在所述寄存器内，在与对应于所述指令总线的字节序的种类而决定的地址同样的地址、且总是以同一数据对齐进行储存的方式，通过所述控制信号控制所述对齐器的工作。