[发明专利]基于FPGA的USB 3.0接口模块

摘要

基于FPGA的USB 3.0接口模块，涉及一种USB 3.0接口模块。本发明是为了实现兼容USB2.0高速接口、实现计算机与FPGA之间的高速数据传输。该接口模块采用FPGA实现逻辑控制，并通过芯片FX3内部同步从设备FIFO的数据读写操作实现高速数据传输；该接口模块控制逻辑包括USB 3.0发送模块、USB 3.0接收模块、用于跨时钟域操作的发送先入先出队列FIFO模块和用于跨时钟域操作的接收先入先出队列FIFO模块；本发明提出了一种基于FPGA的USB 3.0超高速接口，并且兼容USB2.0高速接口，实现计算机与FPGA之间的高速数据传输。

主权项

基于FPGA的USB 3.0接口模块，其特征是：该接口模块采用FPGA实现逻辑控制，并通过芯片FX3内部同步从设备FIFO的数据读写操作实现高速数据传输；该接口模块控制逻辑包括USB 3.0发送模块、USB 3.0接收模块、用于跨时钟域操作的发送先入先出队列FIFO模块和用于跨时钟域操作的接收先入先出队列FIFO模块；所述USB 3.0发送模块包括如下状态：USB_out_idle状态：该状态下，初始化所有寄存器与信号；USB_out_flagc_rcvd状态：当检测到标志位flagc＝1时，发送线程生产者USB插座为满，即：检测到USB发送的数据，则启动对数据的发送；USB_out_wait_flagd状态：延迟一个时钟周期，等待检测发送线程生产者同步从设备FIFO满；USB_out_read状态：当检测到标志位flagd＝1时，发送线程同步从设备FIFO为满，激活读控制信号，FPGA读取同步从设备FIFO数据；USB_out_read_rd_oe_delay状态：当标志位flagd＝0时，芯片FX3对处于激活状态的读信号进行三个时钟周期的采样，读信号和输出使能信号始终有效；USB_out_read_oe_delay状态：芯片FX3完成对处于激活状态的读信号采样后，输出使能信号需要保持四个时钟周期后跳转到USB_out_idle状态；所述USB 3.0接收模块包括如下状态：USB_in_idle状态：该状态下，初始化所有寄存器与信号；USB_in_wait_flagb状态：当标志位flaga＝1时，接收线程消耗者USB插座为空，即：USB未发送数据，则启动对数据的接收；USB_in_write状态：当检测到标志位flagb＝1时，接收线程生产者同步从设备FIFO为空，FPGA将数据写入同步从设备FIFO；USB_in_write_wr_delay状态：当检测到标志位flagb＝0时，芯片FX3对处于激活状态的写信号进行两个时钟周期的采样，之后跳转到USB_in_idle状态。