[发明专利]基于查找表的WPAN中QC-LDPC并行编码器

摘要

本发明涉及一种解决WPAN系统中四种码率QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、查找表、bc位二输入异或门和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器兼容多码率，能充分利用FPGA逻辑资源中的查找表功能，在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

主权项

一种适合于WPAN系统采用的四种码率QC‑LDPC码的并行编码器，WPAN是无线个人区域网的英文简称，英文全称是Wireless Personal Area Network，QC‑LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t＝a+c，1≤i≤a，1≤j≤t，四种不同码率η分别是1/2、5/8、3/4、7/8，对于这四种不同码率QC‑LDPC码，均有t＝32和b＝21，四种不同码率对应的参数a分别是16、20、24、28，四种不同码率对应的参数c分别是16、12、8、4，四种a的最大公约数是u＝4，a＝ux，四种不同码率对应的参数x分别是4、5、6、7，生成矩阵G对应码字(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，其特征在于，所述编码器包括以下部件：寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p＝(p₁,p₂,…,p_c)；查找表L₁～L_x，分别并行输入u位信息比特构成的向量h_m＝{s_mu‑u+1,k,s_mu‑u+2,k,…,s_mu,k}，并行输出bc位向量v_m，其中，1≤m≤x，1≤k≤b；bc位二输入异或门B₁～B_x‑1，将向量v₁～v_x加在一起，得到向量v_x+1；b位二输入异或门A₁～A_c，A_l将向量v_x+1的第l段连续b比特累加到寄存器R_a+l中，其中，1≤l≤c。