[发明专利]一种利用PCI主模式实现板卡间数据交互的方法有效

专利信息
申请号: 201510354428.0 申请日: 2015-06-24
公开(公告)号: CN105045704B 公开(公告)日: 2017-11-03
发明(设计)人: 付宁;刘通;徐东东;乔立岩 申请(专利权)人: 哈尔滨工业大学
主分类号: G06F11/34 分类号: G06F11/34;G06F13/362
代理公司: 哈尔滨市松花江专利商标事务所23109 代理人: 杨立超
地址: 150001 黑龙*** 国省代码: 黑龙江;23
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摘要: 一种利用PCI主模式实现板卡间数据交互的方法,本发明可以实现同一总线上不同板卡间的数据访问或者对总线上专用存储板卡的数据读取,进而可以解决在一些测试场合中,因上位机软件同步或组帧而造成的数据延时大,不稳定等问题。主模式功能的实现主要在于主模式板卡硬件设计、本地总线端相关逻辑设计以及对桥接芯片PCI9054的配置。利用FPGA与PCI9054相结合的方式,完成了本地总线端PCI接口硬件及逻辑设计,可以较为完善的实现主模式下数据传输功能。可应用于通信、测控等领域,且系统中板卡间数据交互实时性要求较高的场合。利用PCI总线优势,实现PCI主模式设计,提高测试板卡之间数据交互的实时性,性能稳定,具有较好的拓展性。
搜索关键词: 一种 利用 pci 模式 实现 板卡 数据 交互 方法
【主权项】:
一种利用PCI主模式实现板卡间数据交互的方法,所述方法的实现需要涉及两块板卡,即主模式板卡和从模式板卡;将主动发起数据传输的板卡称为主模式板卡,被动配合完成数据传输的板卡称为从模式板卡;基于PCI桥接芯片设计的主模式板卡通过硬件板卡内部程序或者逻辑控制桥接芯片完成PCI主模式数据传输,实现对PCI总线上板卡的访问;实现过程为:步骤一、主模式板卡硬件设计主模式板卡硬件包括主控芯片FPGA、桥接芯片PCI9054、缓存模块SRAM/SDRAM及各功能模块硬件电路,主控芯片FPGA用于完成对桥接芯片PCI9054的控制进而实现主、从模式数据传输,同时主控芯片FPGA内部包含各功能模块相关控制程序或逻辑;桥接芯片PCI9054是本地总线端及PCI总线端硬件连接的桥梁,是PCI总线协议实现的主要芯片;缓存模块SRAM/SDRAM用于大数据量传输时作为板载内存使用;各功能模块可为数据收发、采集、存储模块;主模式板卡在设计中应将主控芯片FPGA与桥接芯片PCI9054的ADS#、BLAST#及地址线LA这些信号相连的引脚分配为双向引脚,满足主、从模式下的不同方向要求;对于从模式板卡,用于实现PCI访问,能够判断桥接芯片信号状态并完成对主模式访问时的地址进行译码,配合实现本地总线端数据读写;步骤二、主模式板卡FPGA内部逻辑设计主模式板卡的FPGA包括PCI从模式模块、PCI主模式模块、总线仲裁模块、主模式配置模块和数据缓存模块;PCI从模式模块用于与PCI9054的数据交互,对输入地址进行译码,传输特定数据信息;PCI主模式模块也可用于实现与PCI9054的数据交互,此时本地总线端发起数据传输;总线仲裁模块用于对主模式模块与从模式模块申请本地总线占用权时进行仲裁,使得同一时刻只能有一个本地主板卡;主模式配置模块用于设置主模式数据传输时本地总线端地址、读写数据量,并给出主模式触发脉冲信号;数据缓存模块用于存储主模式待发送数据或已获取数据;上述模块的过程如下:当主模式配置模块接收到主模式使能信号后,输出相应主模式起始信号至PCI主模式模块;PCI主模式模块响应起始信号后,输出本地总线请求信号至本地总线仲裁模块,若此时从模式模块并没有申请使用本地总线,总线仲裁模块则返回主模式本地总线占用允许信号;此时,PCI主模式模块读取本地总线端地址及待读取数据量后,拉低PCI9054的ADS#信号,发起数据传输;在PCI总线端,PCI9054输出REQ#信号,请求占用PCI总线;当其获得PCI总线控制权后,主模式板卡读取从模式板卡指定偏移地址开始的固定个数的数据,并将其写入数据缓存模块中;数据读取完成后,释放本地总线使用权;将上述方法应用于微波雷达产品暗室测试中,实现过程如下:微波雷达产品暗室测试过程中所基于的构件包括:同一测试设备中的主模式板卡及从模式板卡、暗室转台、置于暗室转台上的测试产品及信号源;测试过程中,主模式板卡与测试产品一直进行定时通信,通信数据中包含微波雷达测得的距离、方位、俯仰及角速度信息;从模式板卡与转台内板卡构成反射内存网络,二者通过光纤无时延传输数据,暗室转台实时将自身的角度信息共享给从模式板卡;首先,主模式板卡在每次发送完一帧数据后,启动主模式数据读取,直接通过PCI总线读取从模式板卡指定偏移地址数据,并将其存储于主模式板卡的缓存一中,实现在主模式板卡数据发送结束时刻,获取从模式板卡当前数据;然后,在正常产品通信数据接收完成并存入缓存二后,输出标志信号;接着,逻辑内部将缓存一中数据读出,转换后写入缓存二中;最后,上位机查询每次缓存二中数据量是否满足二者之和,满足后,将其全部读取,实现一种硬件上的数据实时交互。
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