[发明专利]一种基于重加密算法的FPGA虚拟IO片间互连数字电路

摘要

本发明公开了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括发送端数字电路、接收端数字电路和时钟生成模块；发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑。本发明通过稳定有效的重加密算法，实现对FPGA虚拟IO片间互连数据传输过程中的加解密。

主权项

一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括：发送端数字电路、接收端数字电路和时钟生成模块；所述发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；所述接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑；所述明文数据生成逻辑根据所述时钟生成模块所产生的系统时钟Sys_tx_clk生成位宽为n的发送端明文数据Tx_data[n:1]、第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk，并根据所述第一异步FIFO写使能信号Fifo1_wen和第一异步FIFO写时钟Fifo1_wclk将所述发送端明文数据Tx_data[n:1]写入所述第一异步FIFO中；所述头同步LFSR加密模块根据所述时钟生成模块所产生的时钟FLSR_enclk生成第一异步FIFO读时钟Fifo1_rclk、第一异步FIFO读使能Fifo1_ren、第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen；并根据所述第一异步FIFO读时钟Fifo1_rclk和所述第一异步FIFO读使能Fifo1_ren从所述第一异步FIFO中读取由所述发送端明文数据Tx_data[n:1]生成的n位发送端FLSR明文数据FLSR_pladata[n:1]并进行头同步LFSR加密处理，获得发送端LFSR加密数据FLSR_cipdatao[n:1]后再根据所述第二异步FIFO写时钟Fifo2_wclk和第二异步FIFO写使能Fifo2_wen写入所述第二异步FIFO中；所述AES加密模块根据所述时钟生成模块所产生的时钟AES_enclk生成第二异步FIFO读时钟Fifo2_rclk、第二异步FIFO读使能Fifo2_ren和并串转换时钟p2s_clk；并根据所述第二异步FIFO读时钟Fifo2_rclk和第二异步FIFO读使能Fifo2_ren从所述第二异步FIFO中读取由所述发送端LFSR加密数据FLSR_cipdatao[n:1]生成的m位发送端AES明文数据AES_pladatai[m:1]后进行AES加密处理，获得发送端AES加密数据AES_cipdatao[m:1]后再根据所述并串转换时钟p2s_clk传输给所述串并转换模块；所述并串转换模块将所述发送端AES加密数据AES_cipdatao[m:1]分割成m/factor段发送端串行数据data_o[m/factor:1]后再根据所述并串转换时钟p2s_clk传输给所述串行器；factor表示串行化比例系数；所述并串转换模块同时根据所述并串转换时钟p2s_clk产生输出串行数据参考时钟o_clk并传输给所述OBUFDS模块；所述串行器将所述发送端串行数据data_o[m/factor:1]经过比特串行化处理后获得差分串行数据DATA_P和DATA_N再通过LVDS差分通道传输给所述接收端数字电路的解串器；所述OBUFDS将所述输出串行数据参考时钟o_clk转换为差分时钟CLK_P和CLK_N并通过所述LVDS差分通道传输给所述接收端数字电路的IBUFGDS模块；所述IBUFGDS模块将所述差分时钟CLK_P和CLK_N转换为输入串行数据参考时钟i_clk并传递给所述串并转换模块用于生成串并转换时钟s2p_clk并传递给所述解串器和所述第三异步FIFO写控制逻辑；所述解串器对所述差分串行数据DATA_P和DATA_N进行并行化处理后生成m/factor段接收端串行数据data_i[m/factor：1]后再根据所述串并转换时钟s2p_clk写入所述串并转换模块；所述串并转换将所述m/factor段接收端串行数据data_i[n/factor]进行并行化处理后生成m位接收端AES密文数据AES_cipdatai[m:1]后再根据所述串并转换时钟s2p_clk写入所述异步FIFO3写控制逻辑；所述异步FIFO3写控制逻辑根据所述串并转换时钟s2p_clk产生第三异步FIFO读时钟Fifo3_wclk和第三异步FIFO写使能Fifo3_wen，并根据所述第三异步FIFO读时钟Fifo3_wclk和所述将所述第三异步FIFO写使能Fifo3_wen将接收端AES密文数据AES_cipdatai[m:1]写入所述第三异步FIFO中；所述AES解密模块根据所述时钟生成模块所产生的时钟AES_declk生成第三异步FIFO读时钟Fifo3_rclk、第三异步FIFO读使能Fifo3_ren、第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen；并根据所述第三异步FIFO读时钟Fifo3_rclk和第三异步FIFO读使能Fifo3_ren从所述第三异步FIFO中读取所述接收端AES密文数据AES_cipdatai[m:1]并进行AES解密处理，获得接收端AES明文数据AES_pladatao[m:1]后再根据所述第四异步FIFO写时钟Fifo4_wclk和第四异步FIFO写使能Fifo4_wen写入所述第四异步FIFO中；所述头同步LFSR解密模块根据所述时钟生成模块所产生的时钟LFSR_declk生成第四异步FIFO读时钟Fifo4_rclk、第四异步FIFO读使能Fifo4_ren和数据参考时钟Rx_clk；并根据所述第四异步FIFO读时钟Fifo4_rclk和第四异步FIFO读使能Fifo4_ren从所述第四异步FIFO中读取所述接收端数据LFSR密文数据FLSR_cipdatai[n:1]进行头同步FLSR解密处理，获得接收端明文数据Rx_data[n:1]后发送给所述明文数据接收逻辑，从而实现所述FPGA虚拟IO片间互连数字电路的数据传输。