[发明专利]具有减少的建立时间的全数字锁相环(ADPLL)在审
| 申请号： | 201510401857.9 | 申请日： | 2015-07-09 |
| 公开（公告）号： | CN105610431A | 公开（公告）日： | 2016-05-25 |
| 发明（设计）人： | 乌里希·莫尔曼 | 申请（专利权）人： | 恩智浦有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 王波波 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 对于锁相环(ADPLL)的建立时间可能减少或去除。振荡器模型提供合适的设定，使用该设定以补偿频率响应和相位响应。硬件设备可能包括数字控制振荡器(DCO)；具有处理器的DCO模型设备，其中处理器被配置为通过基于DCO的运行参数查找频率计算用于DCO的频率，将所计算的频率与所测量的频率相比较，并且基于该比较补偿ADPLL以减少建立时间。 | ||
| 搜索关键词： | 具有 减少 建立 时间 数字 锁相环 adpll | ||
【主权项】：
用指令编码的非临时性介质，该指令用于执行减少全数字锁相环(ADPLL)的建立时间的方法，其特征在于，所述非临时性介质包括：用于在处理器中通过基于DCO的运行参数查询频率来计算用于数字控制振荡器(DCO)的频率的指令；用于将所计算的频率与所测量的频率进行比较的指令；和用于基于该比较补偿ADPLL以减少建立时间的指令。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于恩智浦有限公司，未经恩智浦有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201510401857.9/，转载请声明来源钻瓜专利网。
