[发明专利]开口结构及其制造方法以及内连线结构有效
| 申请号： | 201510413782.6 | 申请日： | 2015-07-15 |
| 公开（公告）号： | CN106356307B | 公开（公告）日： | 2019-11-26 |
| 发明（设计）人： | 龙成一 | 申请（专利权）人： | 旺宏电子股份有限公司 |
| 主分类号： | H01L21/60 | 分类号： | H01L21/60;H01L23/485 |
| 代理公司： | 11021 中科专利商标代理有限责任公司 | 代理人： | 曹玲柱<国际申请>=<国际公布>=<进入 |
| 地址： | 中国台湾新竹*** | 国省代码： | 中国台湾;TW |
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| 摘要： | 本发明提供了一种开口结构的制造方法，包括下列步骤：在基底上形成多层结构，多层结构包括交替堆叠的导体层以及第一介电层，位于第一区中的导体层的高度低于位于第二区中的导体层的高度；形成覆盖多层结构的第二介电层；于第二介电层上形成图案化掩模层；于第二区中形成第一填入层，第一填入层覆盖由图案化掩模层所暴露出的第二介电层；以第一填入层与图案化掩模层为掩模，形成暴露出第一区中的导体层的多个第一开口；移除第一填入层；形成填入第一开口中的第二填入层；以第二填入层与图案化掩模层为掩模，形成暴露出第二区中的导体层的多个第二开口。本发明还提供了一种开口结构及内连线结构。 | ||
| 搜索关键词： | 开口 结构 及其 制造 方法 以及 连线 | ||
【主权项】：
1.一种用于三维半导体元件的开口结构的制造方法，其特征在于，包括：/n在一基底上形成一多层结构，其中多层结构包括交替堆叠的多层导体层以及多层第一介电层，且位于一第一区中的该些导体层的高度低于位于一第二区中的该些导体层的高度；/n形成覆盖该多层结构的一第二介电层；/n于该第二介电层上形成一图案化掩模层；/n于该第二区中形成一第一填入层，其中该第一填入层覆盖由该图案化掩模层所暴露出的该第二介电层；/n以该第一填入层与该图案化掩模层为掩模，形成暴露出该第一区中的该些导体层的多个第一开口；/n移除该第一填入层；/n形成填入该些第一开口中的一第二填入层；以及/n以该第二填入层与该图案化掩模层为掩模，形成暴露出该第二区中的该些导体层的多个第二开口。/n
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
