[发明专利]逐次逼近ADC超低功耗电容阵列及其逻辑控制方法

摘要

本发明公开了一种逐次逼近ADC超低功耗电容阵列及其逻辑控制方法，属逐次逼近ADC的超低功耗设计技术领域，包括二进制电容阵列和开关阵列、基准(V_ref、V_cm＝V_ref/2及Gnd＝0)以及结合电容上极板采样、开关控制时序初始化、寄生电容功耗减小以及电容单调切换的新型逻辑控制方式，本发明公开的电容阵列平均能耗仅为传统电荷再分配结构的1.2％，具有结构简单、功耗低、面积小等优点。将本发明应用于逐次逼近ADC，可显著降低功耗，而且在同等转换精度下，本发明电容阵列规模的减小还有利于提高A/D转换速率。

主权项

1.一种逐次逼近ADC超低功耗电容阵列的逻辑控制方法，其特征在于：(1)在采样阶段，采取开关阵列时序初始化技术，S(N‑2)n＝S(N‑2)p＝“1”，S(N‑3)n＝S(N‑4)n＝……S1n＝S0n＝“0”，S(N‑3)p＝S(N‑4)p＝……S1p＝S0p＝“0”，根据BN‑1的结果改变S(N‑2)(S(N‑2)n或者S(N‑2)p)的值，输出较大的电容阵列所对应的最高位开关的控制信号S(N‑2)由“1”接至“0”，进而再次比较电容阵列输出的大小，产生第二位数字输出BN‑2；“1”和“0”分别代表相应开关将其所对应的电容连接至Vref和Gnd；(2)通过采用上极板采样以及开关阵列逻辑时序初始化技术，在产生最高位和第二位数字输出的过程中不需要基准提供能耗；在产生第三位数字输出B_N‑3时，若为上跳变，电容阵列开关控制信号由“1 0 0……0”变为“1 1/2 1/2……1/2”，能耗为若为下跳变，电容阵列开关控制信号由“1 0 0……0”变为“1/2 0 0……0”，能耗也为“1/2”代表相应开关将其所对应的电容连接至V_cm，V_cm＝V_ref/2；用于一种逐次逼近ADC超低功耗电容阵列，所述逐次逼近ADC超低功耗电容阵列包括两组分别连接在比较器的两输入端的(N‑2)‑bit二进制电容阵列，每组(N‑2)‑bit二进制电容阵列通过开关阵列连接电压基准Vref，Vcm，Gnd；每组(N‑2)‑bit二进制电容阵列由电容C0、C1、C2、……CN‑2连接组成，其中N为自然数；第一组(N‑2)‑bit二进制电容阵列的电容C0、C1、C2、……CN‑2的一端分别连接差分输入信号Vip，各电容的另一端分别通过开关阵列中的开关连接至电压基准Vref，Vcm，Gnd；第二组(N‑2)‑bit二进制电容阵列的电容C0、C1、C2、……CN‑2的一端分别连接差分输入信号Vin，另一端分别通过开关阵列中的开关连接至电压基准Vref，Vcm，Gnd；比较器的输出端连接逐次逼近逻辑控制单元SAR Logic，根据比较器的输出，所述逐次逼近逻辑控制单元SAR Logic在时钟信号clk和soc的作用下实现对电容阵列开关的逻辑控制，并产生ADC的数字输出B0‑BN‑1。