[发明专利]阵列基板行驱动电路单元、驱动电路和显示面板

摘要

本发明公开了一种阵列基板行驱动电路单元，包括具有移位寄存器单元的阵列基板行驱动寄存模块以及具有数字逻辑电路的阵列基板行驱动输出模块。本级激励脉冲、第二附加时钟信号、第一时钟信号和第二时钟信号被提供给所述数字逻辑电路，使得仅在本级激励脉冲的前半个脉宽期间在第一本级输出端输出与第一时钟信号的前半个周期对应的第一栅线驱动脉冲，并且在第二本级输出端输出与第二时钟信号的后半个周期对应的第二栅线驱动脉冲。还公开了一种通过级联所述阵列基板行驱动电路单元而构成的阵列基板行驱动电路和包括该驱动电路的显示面板。根据本发明的实施例，单个GOA单元能够输出用于两行像素的栅极驱动脉冲，减少了所需要的GOA电路单元的数目。

主权项

一种阵列基板行驱动电路单元，包括：用于接收本级激励脉冲的第一输入端；用于接收第一附加时钟信号的第二输入端；用于接收第二附加时钟信号的第三输入端，所述第二附加时钟信号是所述第一附加时钟信号的反相版本；用于接收第一时钟信号的第四输入端；用于接收第二时钟信号的第五输入端，所述第二时钟信号是所述第一时钟信号的反相版本；用于输出次级激励脉冲的第一输出端；用于输出第一栅线驱动脉冲的第一本级输出端；用于输出第二栅线驱动脉冲的第二本级输出端；阵列基板行驱动寄存模块，其具有移位寄存器单元；以及阵列基板行驱动输出模块，其具有数字逻辑电路；其中，所述本级激励脉冲、所述第一附加时钟信号和所述第一时钟信号是同步的，所述本级激励脉冲的宽度等于所述第一附加时钟信号的一个周期，所述第一附加时钟信号的周期是所述第一时钟信号的周期的两倍，并且，所述第一栅线驱动脉冲和所述第二栅线驱动脉冲的宽度均等于所述第一时钟信号的周期的一半；其中，所述本级激励脉冲和所述第一附加时钟信号被提供给所述移位寄存器单元，使得在所述第一输出端输出所述次级激励脉冲，所述次级激励脉冲是所述本级激励脉冲的被移位所述第一附加时钟信号的半个周期的延迟版本；并且其中，所述本级激励脉冲、所述第二附加时钟信号、所述第一时钟信号和所述第二时钟信号被提供给所述数字逻辑电路，使得仅在所述本级激励脉冲的前半个脉宽期间在所述第一本级输出端输出与所述第一时钟信号的前半个周期时序上对应的所述第一栅线驱动脉冲，并且在所述第二本级输出端输出与所述第二时钟信号的后半个周期时序上对应的所述第二栅线驱动脉冲；其中，所述数字逻辑电路包括：与门，其两个输入端之一被提供所述本级激励脉冲，并且另一个输入端被提供所述第二附加时钟信号；第一与非门，其一个输入端连接到所述与门的输出端，并且另一个输入端被提供所述第一时钟信号；第一非门，其输入端连接到所述第一与非门的输出端；第二与非门，其一个输入端连接到所述与门的输出端，并且另一个输入端被提供所述第二时钟信号；以及第二非门，其输入端连接到所述第二与非门的输出端；其中，所述第一非门的输出信号被路由到所述第一本级输出端作为所述第一栅线驱动脉冲，并且所述第二非门的输出信号被路由到所述第二本级输出端作为所述第二栅线驱动脉冲。