[发明专利]一种硬件实现hash链表的装置

摘要

本发明公开了一种硬件实现hash链表的装置，属于数据的查找压缩领域。本发明一种硬件实现hash链表的装置包括FPGA控制逻辑部分，用于对输入的数据进行相应的处理，控制数据输出，控制外接DRAM读写，控制哈希链表的插入、删除和遍历查找；DRAM1表头存储部分包含一片外接DRAM芯片，用于存储表头数据及首节点地址；DRAM2节点数据存储部分包含一片外接DRAM芯片，用于存储节点数据。相比现有技术，本发明利用硬件实现哈希链表的插入、删除以及链表的遍历读写，能够获得比现有的软件实现方式更快的速度和更高的效率。

主权项

一种硬件实现hash链表的装置，其特征在于，包括FPGA控制逻辑部分、DRAM1表头存储部分和DRAM2节点数据存储部分；所述FPGA控制逻辑部分，用于关键码值的接收、待插入的节点或表头数据的接收、哈希值的运算处理、表头或节点的插入删除与遍历读写控制、随机存储芯片DRAM1的读写控制、随机存储芯片DRAM2的读写控制和表头或节点数据的输出控制；其包括串口接收模块、串口发送模块、波特率控制模块、顶层控制模块、哈希模块、DRAM 1控制模块以及DRAM2控制模块；所述串口接收模块是一种控制串口接口接收数据的硬件逻辑，用来接收外部输入的关键码值和数据并将此关键码值进行处理后传送给哈希模块；所述波特率控制模块是一种产生波特率的硬件逻辑，其作用是控制数据传输的速率；所述串口发送模块是一种控制串口接口发送数据的硬件逻辑，其作用是将顶层控制模块传送过来的数据经过串口发送到上位机；所述哈希模块是一种实现哈希函数运算的硬件逻辑，用来对关键码值进行哈希运算得到哈希值，然后将此哈希值和关键码值传送给顶层控制模块；所述顶层控制模块是由有限状态机实现的硬件逻辑，用于协调DRAM1控制模块与DRAM2控制模块的工作，接收处理哈希模块传送的哈希值，根据关键码值的某些位来判断数据处理模式，根据DRAM1控制模块或DRAM2控制模块的反馈信息来选择下一周期要读写的存储芯片；所述DRAM1控制模块是由有限状态机实现的硬件逻辑，用于控制DRAM1芯片的读写操作，并受顶层控制模块的管理，向顶层模块传送反馈信息；所述DRAM2控制模块是由有限状态机实现的硬件逻辑，用于控制DRAM2芯片的读写操作，并受顶层控制模块的管理，向顶层模块传送反馈信息；所述DRAM1表头存储部分，用于对将关键码值哈希运算后得到的哈希值和与表头匹配的首节点地址进行存储，配合DRAM1控制模块的读写操作；其包括一片随机存储芯片DRAM1；所述DRAM2节点数据存储部分，用于将哈希链表的各个节点数据进行存储，配合DRAM2控制模块的读写操作；其包括一片随机存储芯片DRAM2；FPGA控制逻辑部分通过片内总线分别与随机存储芯片DRAM1、随机存储芯片DRAM2相连，实现地址与数据总线的分时复用，同一个总线周期内两个DRAM中仅有一个被读写；在FPGA内部，串口接收模块与串口发送模块分别与波特率模块实现双向通信，以控制数据的接收与发送；顶层控制模块与串口发送模块实现双向通信，以传递要输出的数据；顶层控制模块与哈希模块实现双向通信，以接收经过哈希模块对关键码值进行计算得到的哈希值；顶层控制模块与DRAM1控制模块实现双向通信，以控制随机存储芯片DRAM1的读写，同时协调与DRAM2控制模块工作的顺序；顶层控制模块与DRAM2控制模块实现双向通信，以控制随机存储芯片DRAM2的读写，同时协调与DRAM1控制模块的工作顺序。