[发明专利]负Q进制、进位行计算机和负Q进制、进位行数字工程方法

摘要

本发明涉及数字工程方法和计算机硬件总体设计领域。特别是，计算机体系结构及运算器。本发明依据“负Q进制、进位行数字工程方法”，进行了一种新一代负Q进制计算机的总体设计。本发明将输入进行加减的普通Q进制数，转换成负Q进制数。然后，对负Q进制数求和。从最低位开始顺序串行或各位同时“按位加”，“按位和”数存入下一运算层；同时所得“混数进位”，则存放到下一运算层或本运算层尚未运算过的，任一数据行相邻高位的空位或0位处。经过如此反复运算，直至运算层中运算后不产生进位为止。则最后输出结果，即为所求负Q进制加法和数。当需要时，再转换为普通Q进制数输出。该新一代负Q进制计算机，能简化计算机的结构，并显著提高计算机的运算速度。

主权项

一种负Q进制、进位行计算机，采用负Q进制结构和进位行结构；(关于“负Q进制”等相关自定义词，见本发明内容说明书的文末，负Q进制、进位行数学方法；和附5.“三Q”自定义词集；下同；)计算机包括：输入逻辑(101)、CPU中央处理器(102)、外存(103)、输出逻辑(104)、控制台(105)、输出转换逻辑(108)、输入转换逻辑(109)组成；其中，CPU中央处理器(102)由内存(106)、混数运算控制逻辑(107)组成；混数运算控制逻辑(107)由K或2K重运算器(202)及控制器(201)组成；本计算机的总体设计，为下述四种方案之一；该数字化工程用操作条件、步骤或流程技术特征来描述如下：方案一，①设定串行输入K个普通Q进制数到输入转换逻辑(109)，在输入转换逻辑(109)中，编码或另行转换为负Q进制数；或者，直接输入K或2K个负Q进制数；该负Q进制数经输入逻辑(101)至CPU中央处理器(102)；②在CPU中央处理器(102)之中，进行负Q进制“对冲”、“划Q”、“累加”运算；③在输出转换逻辑(108)之中，负Q进制数译码或另行转换为普通Q进制数；最后，在输出逻辑(104)输出计算结果负Q进制数，或普通Q进制数，或直接为普十进制数；方案二，①设定串行输入K个普通Q进制数到输入转换逻辑(109)，在输入转换逻辑(109)中，编码或另行转换为负Q进制数；或者，直接输入K或2K个负Q进制数；该负Q进制数编码为负Q进制“称全一码”；该负Q进制称全一码经输入逻辑(101)至CPU中央处理器(102)；②在CPU中央处理器(102)之中，进行负Q进制称全一码“对冲”、“划Q”、“累加”运算；③在输出转换逻辑(108)之中，将运算结果负Q进制“称全一码”译码为负Q进制数；然后，负Q进制数译码或另行转换为普通Q进制数；最后，在输出逻辑(104)输出计算结果负Q进制数，或普通Q进制数，或直接为普十进制数；方案三，①设定串行输入K个普通Q进制数到输入转换逻辑(109)，在输入转换逻辑(109)中，编码或另行转换为负Q进制数；或者，直接输入K或2K个负Q进制数；该负Q进制数编码或另行转换为{0，±1}二进制数；该{0，±1}二进制数经输入逻辑(101)至CPU中央处理器(102)；②在CPU中央处理器(102)之中，进行{0，±1}二进制“对冲”、“划Q”、“累加”运算；③在输出转换逻辑(108)之中，将运算结果{0，±1}二进制数译码或另行转换为负Q进制数；然后，负Q进制数译码或另行转换为普通Q进制数；最后，在输出逻辑(104)输出计算结果负Q进制数，或普通Q进制数，或直接为普十进制数；方案四，①设定串行输入K个普通Q进制数到输入转换逻辑(109)，在输入转换逻辑(109)中，编码或另行转换为负Q进制数；或者，直接输入K或2K个负Q进制数；该负Q进制数编码或另行转换为“编码{0，±1}二进制数”；该编码{0，±1}二进制数经输入逻辑(101)至CPU中央处理器(102)；②在CPU中央处理器(102)之中，进行编码{0，±1}二进制“对冲”、“划Q”、“累加”运算；③在输出转换逻辑(108)之中，将运算结果“编码{0，±1}二进制数”译码或另行转换为负Q进制数；然后，负Q进制数译码或另行转换为普通Q进制数；最后，在输出逻辑(104)输出计算结果负Q进制数，或普通Q进制数，或直接为普十进制数；总操作由控制台(105)按既定程序控制，以时钟脉冲来实现；内存(106)及外存(103)与混数运算控制逻辑(107)交换数据，参与执行程序。