[发明专利]宽带接入网系统的帧对齐装置

摘要

本发明公开了一种宽带接入网系统的帧对齐装置，过采样模块对光电接收模块转换得到的电信号进行过采样后发送给串并转换模块转换成N路并行数字信号，LVDS收发模块将N路并行数字信号解串成位宽为D＝J×N的解串数据，数据比特位调整模块将解串数据还原成原始数据发送给数据比特位对齐模块，数据比特位对齐模块判断数据漂移位数，对数据进行对齐处理得到对齐数据，下采样模块对对齐数据进行下采样输出至模糊匹配模块和同步输出模块，模糊匹配模块从下采样输出数据和前导码进行模糊匹配，匹配成功后向同步输出模块发送匹配成功信号，同步输出模块在下采样输出数据中判定得到定界符即进入同步状态进行输出。本发明利用硬件系统实现了宽带接入网系统的帧对齐。

主权项

1.一种宽带接入网系统的帧对齐装置，其特征在于包括：光电转换模块、过采样模块、串并转换模块，以及在FPGA中实现的LVDS收发模块、数据比特位调整模块、数据比特位对齐模块、下采样模块、模糊匹配模块和同步输出模块，其中：光电转换模块接收宽带接入网系统的光信号，转换成电信号，发送给过采样模块；光电转换模块每当接收到光复位信号后进行复位；过采样模块对接收到的电信号进行过采样后将过采样信号发送给串并转换模块，过采样倍数K＝2k，k的取值满足2k≤V/v＜2k+1，其中k为非负整数，V表示系统设定速率，v表示电信号的帧速率；串并转换模块将接收到的过采样信号进行1:N串并转换，转换成N路并行数字信号，输出至LVDS收发模块；LVDS收发模块接收串并转换模块发送的N路并行数字信号，解串成位宽为D＝J×N的解串数据，J表示解串因子；数据比特位调整模块接收LVDS收发模块输出的解串数据，延迟一个时钟周期后存入寄存器中，将寄存器内的数据以J比特为一组，共有N组，然后将第n组数据的第j位赋值给输出数据的第j×N+n位进行输出，n的取值范围为n＝0,2,…,N-1，j的取值范围为j＝0,1,…,J-1；数据比特位对齐模块将接收到数据比特位调整模块输出的相邻两个周期的数据缓存至寄存器A，将前一个周期的D比特位宽的数据存入其高位区域[2D-1,D]，将当前周期的D比特位宽的数据存入其低位区域[D-1,0]；将寄存器A中[2D-1,D-1]中的相邻比特位进行异或操作，将得到的D位异或结果存入寄存器xor中；对寄存器xor中的数据每间隔K个比特进行抽取并求和，第i个和值s(i)的计算公式为： s ( i ) = Σ m = 1 M x o r [ i + K ( m - 1 ) ] ]]>其中，i＝0,1,…,K-1，xor[i+K(m-1)]表示寄存器xor中的第i+K(m-1)位数值，m的取值范围为m＝1,2,…,M，M＝D/K；记当前周期序号为t，将第t+1-T到第t个周期内的和值s(i)进行累加，得到累加值Sum(i)，T表示预设周期数；数据比特位对齐模块在首次接收到数据之后开始计时，当计时值等于预设数据缓冲时间，开始进行比特位对齐，对齐方法为：每个周期累加完毕后，从K个累加值Sum(i)中筛选出最大值Summ和次大值Sum′m，如果Summ-Sum′m＞αT，α为预设参数，其取值范围为α＞1，数据的比特漂移位数即为最大值Summ对应的i值则本帧数据对齐成功，在每个周期将寄存器A中的作为对齐数据输出，直到下一帧数据到来时重新进行对齐，否则继续进行累加，进行本帧数据对齐；下采样模块对对齐数据进行下采样后将下采样输出数据发送至模糊匹配模块和同步输出模块，下采样倍数等于过采样模块的过采样倍数；模糊匹配模块将下采样输出数据和前导码进行逐比特异或操作，将异或结果进行逐比特求和，记前导码位数为F，如果求和结果为0、1、F-1和F中任意一个数，则匹配成功，向同步输出模块发送匹配成功信号，模糊匹配结束；如果本帧数据结束时求和结果仍然不为0、1、F-1和F中任意一个数，则模糊匹配失败，向光电转换模块发送光复位信号；同步输出模块在接收到匹配成功信号后，对下采样输出数据进行逐比特判定是否为定界符，一旦判定为定界符即进入同步状态进行输出，每帧输出结束后重新等待下一帧的匹配成功信号。