[发明专利]一种基于FPGA和DSP的高速串行用户接口电路在审
| 申请号： | 201510542334.6 | 申请日： | 2015-08-29 |
| 公开（公告）号： | CN106484640A | 公开（公告）日： | 2017-03-08 |
| 发明（设计）人： | 陈浩;张仁李;盛卫星;马晓峰;韩玉兵;薛鹏 | 申请（专利权）人： | 南京理工大学 |
| 主分类号： | G06F13/20 | 分类号： | G06F13/20 |
| 代理公司： | 南京理工大学专利中心32203 | 代理人： | 朱显国 |
| 地址： | 210094 江*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明提供一种基于FPGA和DSP的高速串行用户接口电路，在FPGA端包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；DSP端控制逻辑模块用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序。本发明提高了FPGA和DSP的高速数据传输的可靠性和稳定性，以及数字信号处理系统的实时性。 | ||
| 搜索关键词： | 一种 基于 fpga dsp 高速 串行 用户 接口 电路 | ||
【主权项】：
一种基于FPGA和DSP的高速串行用户接口电路，其特征在于，在FPGA端，包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端中的多片RAM用于分波存放准备传输给DSP端的数据，FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；FPGA端写控制模块通过输出端口与DSP端读控制逻辑模块的第一输入输出端口相连，用于向DSP端读控制逻辑模块发送读数据中断信号；DSP端控制逻辑模块的第二输入输出端口与FPGA端读控制模块输入端口连接，用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序；DSP端的两片RAM位于DSP的存储器中，用于存储DSP端读控制逻辑模块从FPGA端读取的数据。
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