[发明专利]一种可编程小数分频电路

摘要

本发明实施例公开了一种可编程小数分频电路，涉及集成电路技术领域，解决了现有技术中小数分频电路算法复杂，占用芯片面积和功耗比较大的缺陷。本发明的可编程小数分频电路包括计数器、选择信号产生模块、8个上升沿比较模块、8个下降沿比较模块、8个上升沿相移模块、8个下降沿相移模块和分频时钟输出模块，具体是根据分频参数M和N的取值和8个同频异相的输入时钟得到分频时钟的一个时钟单元中的8个上升沿和8个下降沿，然后对得到的8个上升沿和8个下降沿进行逻辑运算，得到对基本时钟clk_0进行分频后的分频时钟clk_out，其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的基本时钟，相邻输入时钟之间的相位差为1/16个基本时钟。

主权项

一种可编程小数分频电路，其特征在于，所述电路包括计数器、选择信号产生模块、8个上升沿比较模块、8个下降沿比较模块、8个上升沿相移模块、8个下降沿相移模块以及分频时钟输出模块，其中，所述计数器根据设置的分频参数M和N进行模为(8M+N)的计数，并将产生的计数值cnt分别发送至所述8个上升沿比较模块和所述8个下降沿比较模块；其中，M和N为整数，0≤N＜8，M≥1；所述选择信号产生模块根据所述分频参数M和N产生8个上升沿数据选择信号、8个上升沿相位选择信号、8个下降沿数据选择信号以及8个下降沿相位选择信号，并将所述8个上升沿数据选择信号发送至对应的上升沿比较模块，将所述8个下降沿数据选择信号发送至对应的下降沿比较模块，以及将所述8个上升沿相位选择信号发送至对应的上升沿相移模块，将所述8个下降沿相位选择信号发送至对应的下降沿相移模块；第k个上升沿比较模块对所述计数值cnt与第k个上升沿数据选择信号rise_k进行比较，并当两者相同时，将比较结果经过基本时钟clk_0采样，得到分频时钟clk_out的一个时钟单元中的第k个上升沿初始信号clk_rise_k；k为整数且满足0≤k≤7；第k个下降沿比较模块对所述计数值cnt与第k个下降沿数据选择信号fall_k进行比较，并当两者相同时，将比较结果经过所述基本时钟clk_0采样，得到分频时钟clk_out的所述时钟单元中的第k个下降沿初始信号clk_fall_k；第k个上升沿相移模块根据第k个上升沿相位选择信号rise_phase_k和8个同频异相的输入时钟clk_0～clk_7，确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，并根据所述相位延迟值rp_delay_k对所述第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k；其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的所述基本时钟，相邻输入时钟之间的相位差为1/16个所述基本时钟；第k个下降沿相移模块根据第k个下降沿相位选择信号fall_phase_k和所述8个同频异相的输入时钟clk_0～clk_7，确定所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，并根据所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k；所述分频时钟输出模块对所述第k个上升沿clk_rp_k和第k个下降沿clk_fp_k进行逻辑运算，得到所述分频时钟clk_out。