[发明专利]一种分段式线性恒流LED驱动电路

摘要

本发明属于电子电路技术领域，具体的说涉及一种分段式线性恒流LED驱动电路。本发明的电路主要为参考电压产生模块的输出端分别与运算放大器的正向输入端连接；所述整流模块的输出端接LED单元，LED单元的输出端接NMOS功率管的漏极；NMOS管功率管的源极均通过检测电阻RS后接地；每个运算放大器的输出端接一个NMOS功率管的栅极；所有运算放大器的反向输入端通过检测电阻RS后接地；状态检测模块的输入端接采样电阻，其输出端接时钟信号产生模块的输入端；时钟信号产生模块的输出端接使能信号模块，使能信号模块控制运算放大器。本发明的有益效果为，通过控制该功率管对应的驱动运算放大器使能端关闭运算放大器，显著降低了驱动芯片的平均工作电流消耗。

主权项

一种分段式线性恒流LED驱动电路，包括整流模块、参考电压产生模块、功率管模块和LED模块，其特征在于，还包括状态检测模块、时钟信号产生模块、运算放大器模块、使能信号模块、初始化模块、第一采样电阻RA、第二采样电阻RB、检测电阻RS和二输入或门；所述LED模块包括多个串联的LED单元；所述运算放大器模块包括多个运算放大器；所述功率管模块包括多个NMOS功率管；所述LED单元、运算放大器和NMOS功率管的数量相等；所述参考电压产生模块的输出端分别与每个运算放大器的正向输入端连接；所述整流模块的输出端接第一个LED单元的输入端，每个LED单元的输出端接一个NMOS功率管的漏极；所有的NMOS管功率管的源极均通过检测电阻RS后接地；每个运算放大器的输出端接一个NMOS功率管的栅极；所有运算放大器的反向输入端通过检测电阻RS后接地；所述整流模块与第一个LED单元的连接点依次通过第一采样电阻RA和第二采样电阻RB后接地；所述状态检测模块的输入端接第一采样电阻RA和第二采样电阻RB的连接点，其输出端接时钟信号产生模块的输入端；所述时钟信号产生模块的输出端接二输入或门的第一输入端；二输入或门的第二输入端接初始化模块的输出端，其输出端接使能信号模块的时钟信号输入端；使能信号模块的输入端接初始化模块的输出端，其复位信号端接初始化模块的复位信号输出端，其输出端分别接每一个运算放大器的使能信号端；所述使能信号模块输出端的数量与运算放大器的数量相等且一一对应；所述运算放大器的数量为4，分别为第一运算放大器、第二运算放大器、第三运算放大器和第四运算放大器；则所述状态检测模块包括8个输出端，分别与时钟信号产生模块的8个输入端依次连接；所述时钟信号产生模块由第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、第五缓冲器、第六缓冲器、第七缓冲器、第八缓冲器、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第一非门NOT1、第二非门NOT2、第三非门NOT3、第四非门NOT4、第五非门NOT5、第六非门NOT6、第七非门NOT7、第八非门NOT8、第一与门AND1、第二与门AND2、第三与门AND3、第四与门AND4、第五与门AND5、第六与门AND6、第七与门AND7、第八与门AND8、第一或门OR1、第二或门OR2、第三或门OR3、第四或门OR4、第五或门OR5、第六或门OR6和第七或门OR7；第一缓冲器的输入端和第一与门AND1的第一输入端为时钟信号产生模块的第一输入端；第一缓冲器的输出端通过第一电阻R1后接第一非门NOT1的输入端；第一电阻R1与第一非门NOT1输入端的连接点通过第一电容C1后接地；第一非门NOT1的输出端接第一与门AND1的第二输入端；第一与门AND1的输出端接第一或门OR1的第一输入端；第二缓冲器的输入端和第二与门AND2的第一输入端为时钟信号产生模块的第二输入端；第二缓冲器的输出端通过第二电阻R2后接第二非门NOT2的输入端；第二电阻R2与第二非门NOT2输入端的连接点通过第二电容C2后接地；第二非门NOT2的输出端接第二与门AND2的第二输入端；第二与门AND2的输出端接第一或门OR1的第二输入端；第一或门OR1的输出端接第五或门OR5的第一输入端；第三缓冲器的输入端和第三与门AND3的第一输入端为时钟信号产生模块的第三输入端；第三缓冲器的输出端通过第三电阻R3后接第三非门NOT3的输入端；第三电阻R3与第三非门NOT3输入端的连接点通过第三电容C3后接地；第三非门NOT3的输出端接第三与门AND3的第二输入端；第三与门AND3的输出端接第二或门OR2的第一输入端；第四缓冲器的输入端和第四与门AND4的第一输入端为时钟信号产生模块的第四输入端；第四缓冲器的输出端通过第四电阻R4后接第四非门NOT4的输入端；第四电阻R4与第四非门NOT4输入端的连接点通过第四电容C4后接地；第四非门NOT4的输出端接第四与门AND4的第二输入端；第四与门AND4的输出端接第二或门OR2的第二输入端；第二或门OR2的输出端接第五或门OR5的第二输入端；第五或门OR5的输出端接第七或门OR7的第一输入端；第五缓冲器的输入端和第五与门AND5的第一输入端为时钟信号产生模块的第五输入端；第五缓冲器的输出端通过第五电阻R5后接第五非门NOT5的输入端；第五电阻R5与第五非门NOT5输入端的连接点通过第五电容C5后接地；第五非门NOT5的输出端接第五与门AND5的第二输入端；第五与门AND5的输出端接第三或门OR3的第一输入端；第六缓冲器的输入端和第六与门AND6的第一输入端为时钟信号产生模块的第六输入端；第六缓冲器的输出端通过第六电阻R6后接第六非门NOT6的输入端；第六电阻R6与第六非门NOT6输入端的连接点通过第六电容C6后接地；第六非门NOT6的输出端接第六与门AND6的第二输入端；第六与门AND6的输出端接第三或门OR3的第二输入端；第三或门OR3的输出端接第六或门OR6的第一输入端；第七缓冲器的输入端和第七与门AND7的第一输入端为时钟信号产生模块的第七输入端；第七缓冲器的输出端通过第七电阻R7后接第七非门NOT7的输入端；第七电阻R7与第七非门NOT7输入端的连接点通过第七电容C7后接地；第七非门NOT7的输出端接第七与门AND7的第二输入端；第七与门AND7的输出端接第四或门OR的第一输入端；第八缓冲器的输入端和第八与门AND8的第一输入端为时钟信号产生模块的第八输入端；第八缓冲器的输出端通过第八电阻R8后接第八非门NOT8的输入端；第八电阻R8与第八非门NOT8输入端的连接点通过第八电容C8后接地；第八非门NOT8的输出端接第八与门AND8的第二输入端；第八与门AND8的输出端接第四或门OR4的第二输入端；第四或门OR4的输出端接第六或门OR6的第二输入端；第六或门O6的输出端接第七或门R7的第二输出端；第七或门OR7的输出端为时钟信号产生模块的输出端；所述初始化模块由第九电阻R9、第十电阻R10、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4和第九电容C9构成；所述第九电容C9和第十电阻R10串联，第九电容C9的另一端接电源，第十电阻R10的另一端接地；第一NMOS管MN1的栅极接第九电容C9和第十电阻R10的连接到，其漏极通过第九电阻R9后接电源，其源极接地；第一PMOS管MP1的源极接电源，其栅极接第一NMOS管MN1漏极与第九电阻R9的连接点，其漏极接第二NMOS管MN2的漏极；第二NMOS管MN2的栅极接第一NMOS管MN1漏极与第九电阻R9的连接点，其源极接地；第二PMOS管MP2的源极接电源，其栅极接第一PMOS管漏极与第二NMOS管漏极的连接点，其漏极接第三NMOS管MN3的漏极；第三NMOS管MN3的栅极接第一PMOS管漏极与第二NMOS管漏极的连接点，其源极接地；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2漏极与第三NMOS管MN3漏极的连接点，其漏极接第四NMOS管MN4的漏极；第四NMOS管MN4的栅极接第二PMOS管MP2漏极与第三NMOS管MN3漏极的连接点，其源极接地；第二PMOS管MP2漏极、第三NMOS管MN3漏极、第三PMOS管MP3栅极和第四NMOS管MN4栅极的连接点为初始化模块的复位信号输出端，第三PMOS管MP3漏极与第四NMOS管MN4漏极的连接点为初始化模块的输出端；所述使能信号模块由第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第八或门OR8、第九或门OR9、第十或门OR10和第十一或门OR11构成；所有D触发器的时钟信号输入端互连并与二输入或门的输出端连接；第一D触发器的D输入端接初始化模块的输出端，其Q输出端接第二D触发器的D输入端；第二D触发器的Q输出端接第三D触发器的D输入端；第散D触发器的Q输出端接第四D触发器的D输入端；第四D触发器的Q输出端接第五D触发器的D输入端；第五D触发器的Q输出端接第六D触发器的D输入端；第六D触发器的Q输出端接第七D触发器的D输入端；第七D触发器的Q输出端接第八D触发器的D输入端；第八或门OR8的第一输入端接第一D触发器Q输出端与第二D触发器D输入端的连接点，其第二输入端接第二D触发器Q输出端与第三D触发器D输入端的连接点，其第三输入端接第七D触发器Q输出端与第八D触发器D输入端的连接点，其第四输入端接第八D触发器的Q输出端，其输出端输出第一使能信号并接第一运算放大器的使能信号端；第九或门OR9的第一输入端接第二D触发器Q输出端与第三D触发器D输入端的连接点，其第二输入端接第三D触发器Q输出端与第四D触发器D输入端的连接点，其第三输入端接第六D触发器Q输出端与第七D触发器D输入端的连接点，其第四输入端接第七D触发器Q输出端与第八D触发器D输入端的连接点，其输出端输出第二使能信号并接第二运算放大器的使能信号端；第十或门OR10的第一输入端接第三D触发器Q输出端与第四D触发器D输入端的连接点，其第二输入端接第四D触发器Q输出端与第五D触发器D输入端的连接点，其第三输入端接第五D触发器Q输出端与第六D触发器D输入端的连接点，其第四输入端接第六D触发器Q输出端与第七D触发器D输入端的连接点，其输出端输出第三使能信号并接第三运算放大器的使能信号端；第十一或门OR11的第一输入端接第四D触发器Q输出端与第五D触发器D输入端的连接点，第二输入端接第五D触发器Q输出端与第六D触发器D输入端的连接点，其输出端输出第四使能信号并接第四运算放大器的使能信号端。