[发明专利]用于FPGA验证平台的时钟电路有效
| 申请号： | 201510622184.X | 申请日： | 2015-09-25 |
| 公开（公告）号： | CN105138070B | 公开（公告）日： | 2017-12-08 |
| 发明（设计）人： | 黄元波;李恒 | 申请（专利权）人： | 烽火通信科技股份有限公司 |
| 主分类号： | G06F1/08 | 分类号： | G06F1/08;H03L7/08 |
| 代理公司： | 北京捷诚信通专利事务所(普通合伙)11221 | 代理人： | 王卫东 |
| 地址： | 430074 湖北省*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明公开了一种用于FPGA验证平台的时钟电路，包括FPGA和10G PHY芯片，还包括时钟缓冲器和时钟驱动器，线路恢复时钟经过第一时钟缓冲器分为两路，一路通过第一PLL变换成时钟g和时钟h,另一路为时钟d,时钟d通过第二PLL变换成PON口上行方向的参考时钟；时钟g经第二时钟缓冲器分为时钟r和时钟b，时钟r为SGMII的参考时钟，时钟b为FPGA的参考时钟；时钟h经第三时钟缓冲器分为XEXTCLK参考时钟和时钟s,时钟s为XAUI的参考时钟；PON逻辑时钟a、PON口下行方向的参考时钟j、时钟w以及PEXTCLK参考时钟均由时钟驱动器提供；时钟w通过第三PLL变换成PON口下行方向的参考时钟k。本发明，显著降低了技术开发中的硬件成本和人力成本，有效的缩短了开发时间。 | ||
| 搜索关键词： | 用于 fpga 验证 平台 时钟 电路 | ||
【主权项】：
用于FPGA验证平台的时钟电路，包括FPGA和10G PHY芯片，其特征在于，还包括时钟缓冲器和时钟驱动器，FPGA输出的线路恢复时钟经过第一时钟缓冲器分为两路，一路时钟通过第一PLL变换频率成时钟g和时钟h,另一路时钟为时钟d，时钟d通过第二PLL变换频率成PON口上行方向的SerDes参考时钟n和PON口上行方向的SerDes参考时钟o，PON口上行方向的SerDes参考时钟n用于XG‑PON系统、GPON系统和对称10G EPON系统，PON口上行方向的SerDes参考时钟o用于非对称10G EPON系统；时钟g经过第二时钟缓冲器分为时钟r和时钟b，时钟r为GPON系统的业务端口SGMII的SerDes参考时钟，时钟b为FPGA的参考时钟；时钟h经过第三时钟缓冲器分为10G PHY芯片的XEXTCLK参考时钟和时钟s,时钟s为XG‑PON系统和10G EPON系统的业务端口XAUI的SerDes参考时钟；XAUI为10千兆比特以太网连接单元接口；FPGA的PON逻辑时钟a、PON口下行方向的SerDes参考时钟j、时钟w以及10G PHY芯片的PEXTCLK参考时钟均由时钟驱动器提供，时钟w通过第三PLL变换频率成PON口下行方向的SerDes参考时钟k。
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