[发明专利]一种增加FPGA动态配置可选程序数量的电路

摘要

本发明公开了一种增加FPGA动态配置可选程序数量的电路，包括FPGA重构电路、第一BPI FLASH存储器电路、第二BPI FLASH存储器电路、数字非门逻辑电路及数字或门逻辑电路；本发明在Virtex 7 serial FPGA芯片外挂2个FLASH芯片，型号为S29GL01GPFF，每片容量1Gbit，可以支持多份配置文件。通过数字与门逻辑电路和或门逻辑电路产生正确的片选信号把2个FLASH芯片级连在一起。从而解决单块FPGA应用场合下，FPGA芯片动态重构可选配置程序数量少的问题，可提高单块Virtex 7 serial FPGA芯片在不同应用场合下的适应性。

主权项

增加FPGA动态配置可选程序数量的电路，其特征在于，包括FPGA重构电路1‑1、第一BPI FLASH存储器电路1‑2、第二BPI FLASH存储器电路1‑3、数字非门逻辑电路1‑4、数字或门逻辑电路1‑5；FPGA重构电路1‑1包括FPGA芯片U1、电阻R1‑R3；第一BPI FLASH存储器电路1‑2包括BPI FLASH存储器芯片U2、电源引脚去耦电容C1和电源引脚去耦电容C2；第二BPI FLASH存储器电路1‑3包括BPI FLASH存储器芯片U3、电源引脚去耦电容C3和电源引脚去耦电容C4；数字非门逻辑电路1‑4采用型号为SN74ALVC00的芯片U4；数字或门逻辑电路1‑5采用型号为SN74LVC2G32的芯片U5；所述的U1按BPI UP的方式配置：U1的配置信号M2连接到地，配置信号M1连接到电源+1.8V，配置信号M0连接到地，重构有效信号PROGRAM_B连接电阻R1的一端，重构完成信号DONE_B连接电阻R2的一端，初始化信号INIT_B连接U2的复位信号RESET_B、U3的复位信号RESET_B及电阻R3的一端，电阻R1的另一端、R2的另一端、R3的另一端均连接到+1.8V电源，U1的26根配置地址线A[25:0]与U2的对应的26根地址线A[25:0]、U3的对应的26根地址线A[25:0]与连接，U1的16根配置数据线D[15:0]与U2的对应的16根数据线D[15:0]、U3的对应的16根数据线D[15:0]与连接，U1的配置读有效信号线FOE_B与U2的读有效信号线OE_B、U3的读有效信号线OE_B与连接，U1的配置写有效信号线FWE_B与U2的写有效信号线WE_B、U3的写有效信号线WE_B与连接，U1的第27位高位配置地址线A[26]与芯片U4的第1引脚(1A)、第2引脚(1B)及芯片U5的第2引脚(1B)连接，U1的配置片选线FCS_B与芯片U5的第1引脚(1A)、第5引脚(2A)连接，芯片U4的第3引脚(1Y)与U5的第6引脚(2B)连接，U5的第3引脚(1Y)与U2的片选信号CS_B连接，U5的第7引脚(2Y)与U3的片选信号CS_B连接；芯片U2的BYTE控制信号与+1.8V电源连接，U2的VCC引脚与+3.3V电源、去耦电容C1的第1引脚连接，U2的VIO引脚与+1.8V电源、去耦电容C2的第1引脚连接，U2的VSS引脚、去耦电容C1的第2引脚、去耦电容C2的第2引脚均接地；芯片U3的BYTE控制信号与+1.8V电源连接，U3的VCC引脚与+3.3V电源、去耦电容C3的第1引脚连接，U3的VIO引脚与+1.8V电源、去耦电容C4的第1引脚连接，U3的VSS引脚、去耦电容C3的第2引脚、去耦电容C4的第2引脚均接地；芯片U4的VCC引脚、U5的VCC引脚均连接+1.8V电源。