[发明专利]一种基于时钟调相的并串转换电路

摘要

本发明公开了一种基于时钟调相的并串转换电路。该电路由多级采样电路，多级时钟调相电路、同步复位电路、并串转换电路四部分组成。多级时钟调相电路由锁相环电路与基本时钟相位延时电路组成。输入的低频时钟经过多级时钟调相电路后，输出多级经过调相的时钟信号。并串转换电路采用多级调相时钟作为时钟信号，可以将输入的高速并行数据转换为串行数据输出。本发明使用FPGA设计实现，并通过布局布线约束技术使时钟相位精确可控，从而实现了用低频时钟对低速并行信号的采样并输出高速串行信号的功能。该电路具有精确性高、通用性好、稳定性强的特点。

主权项

1.一种基于时钟调相的并串转换电路，其特征在于：实现将低速并行数据转换为高速串行数据的功能，该电路包括：多级采样电路，由多个寄存器组成；每个寄存器的数据输入端连接输入数字信号，时钟端连接低频时钟，数据输出端连接并串转换电路的数据输入端；多级采样电路中寄存器的数量与多级时钟调相电路中输出的调相时钟数量相同；多级时钟调相电路，输入为低频时钟信号，其对输入的低频时钟进行调相，输出多级经过调相的时钟信号连接至并串转换电路；同步复位电路，对输入时钟和输入信号进行同步，同时，该电路可对整个电路进行复位；并串转换电路，采用经过多级调相的时钟作为时钟信号，将多级采样电路输出的并行信号转换为高速串行信号输出；并串转换电路由多级输出寄存器及或门选择电路组成，并串转换电路利用多级时钟调相电路输出的M级经过调相的时钟驱动多级输出寄存器一一对应多级采样电路的输出信号，所有输出寄存器的输出均连接至或门选择电路；并串转换电路的每一级输出寄存器在M级调相时钟的上升沿，读取多级采样电路对应的并行数据，并复位前一级时钟对应的输出寄存器；所有的输出寄存器的输出均连接至一个或门选择电路，并转换为一路串行信号输出，从而完成并串转换功能。