[发明专利]基于FPGA的双冗余千兆以太网介质访问控制器IP核

摘要

本发明属于以太网技术领域，具体涉及一种基于FPGA的双冗余千兆以太网介质访问控制器IP核。所述IP核以单路以太网介质访问控制器IP核为基础，包含物理层接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块及双冗余网络管理等，以硬件切换模式代替原有的上层驱动程序控制切换模式。由于双冗余网络切换过程无需上层驱动程序干预，切换时间仅取决于FPGA的控制时钟周期及双冗余网络模块的控制逻辑，通过合理配置控制时钟并优化控制逻辑，可将双冗余网络切换时间由60～100ms降低至1～5ms，并显著提高双冗余以太网介质访问控制器的稳定性及可靠性。

主权项

一种基于FPGA的双冗余千兆以太网介质访问控制器IP核，其特征在于，其包括：PHY接口模块、时钟管理模块、数据接收模块、数据发送模块、流量控制模块、发送数据缓存/接收数据缓存模块、GMII/MII管理模块、冗余管理模块；其中，(1)PHY接口模块：由于所适用的MAC控制器需要工作在10M/100M/1000M模式下，所述PHY接口模块用于将不同模式下的数据位宽统一为8位；所述PHY接口模块还用于在冗余管理模块的控制下进行PHY芯片中的两路通道选择和切换；上电工作后只有一路工作，另一路作为备份；工作中的一路出现链路故障、断开，在冗余管理模块的控制下进行链路的切换；(2)时钟管理模块：去用于根据IEEE802.3协议对MII/GMII接口的规定，在10M/100M工作模式下，由PHY层提供给MAC发送时钟和接收时钟，频率分别为在10M模式下为2.5MHz，在100M模式下为25MHz；在1000M模式下，接收时钟仍由PHY层提供，速率提高到125M；而发送时钟由MAC层提供，速率也为125M，同时MAC层通过GMII接口的GTX_CLK信号将此发送时钟提供给物理层芯片；其中，所述时钟是主机通过GMII/MII管理模块读取PHY芯片的工作速率模式，然后通过配置系统的寄存器来设置MAC控制器工作在与物理层一致的模式；(3)数据接收模块：其用于接收数据帧，具体实现：1)识别前导码和帧起始定界符，检测帧边界；2)单播/组播/广播地址过滤，检测合法的PAUSE帧；3)对数据帧进行CRC校验；4)对数据帧进行长度检查；5)将合法帧移除前导码、帧起始定界符并且自动卸载填充、CRC字段后交给上层；6)接收结束后向上层报告帧接收状态；(4)数据发送模块：其用于从发送缓存中以字节为单位获取待发送帧数据，按照802.3协议要求，为其添加前导码、帧起始定界符并自动插入CRC校验码，当帧的长度小于最小帧的时候自动插入填充字段，然后将数据帧以字节为单位发送给PHY接口模块；同时，该模块响应发送过程中的各种异常情况，并且在发送结束后将此帧的发送状态报告给上层；另外，发送过程中发生错误时，数据发送模块通过预设定的信号将错误告知物理层；(5)流量控制模块：其用于完成10M/100M/1000M全双工模式下的流量控制；所述流量控制模块由发送流量控制模块和接收流量控制模块两部分组成；接收流量控制模块用于检测并接收PAUSE帧，并且在帧校验无误后，提取出PAUSE帧中的暂停时间参数，根据该暂停时间参数的值执行相应时间长度的帧暂停发送操作；发送流量控制模块的用于在上层发起流量控制请求时，产生流量控制帧并交给数据发送模块发出，使目的主机暂停发送帧；(6)发送数据缓存/接收数据缓存模块：发送数据缓存/接收数据缓存模块，也称为MAC控制器缓存，其用于对接收帧和待发送帧进行队列管理和存储管理；MAC控制器内部集成有一定大小的存储资源，用来存放待发送的帧和接收到的帧；发送数据缓存/接收数据缓存模块用于对这些存储资源进行分配、释放，并管理每个帧的存储信息；(7)GMII/MII管理模块：所述GMII/MII管理模块用于控制MAC与外部PHY之间的接口，用于对PHY进行配置并读取其状态信息；该MAC与外部PHY之间的接口由时钟信号和双向数据信号组成；(8)冗余管理模块：802.3协议在PHY内部定义了可以由MAC管理访问的寄存器组，用于在MAC和PHY之间交换管理信息；802.3协议规定每个PHY最多可以支持32个16位宽的寄存器，并对0～15号寄存器的内容做了详细的规定；其中，对应控制寄存器的0号寄存器、对应状态寄存器的1号寄存器组成基本寄存器集，所有支持MII、GMII接口的PHY都设置为支持该基本寄存器集；切换模式如下：PHY芯片状态寄存器中有一位Link Status表示链路状态；当链路建立正常运行时，该位为1，链路发生故障或链路断开时，该位变为0；当状态寄存器发生改变时，PHY芯片通过GMII/MII接口送来的数据有错误指示；此时通过MDIO读取状态寄存器，若Link Status为0表示链路出现问题，需要切换；冗余管理模块控制PHY接口模块进行链路切换；在实际应用过程中，将所述双冗余千兆以太网介质访问控制器IP核配置在FPGA中，通过PCI/PCI‑E总线接与主处理模块互联，外接两块PHY芯片，构成双冗余网卡，布置在双冗余网络中即可。