[发明专利]一种高效视频编码中半像素插值滤波器的硬件结构

摘要

一种高效视频编码中半像素插值滤波器的硬件结构，针对在HEVC中，涉及运动估计的半像素点预测时使用的对称8抽头滤波器，本发明将标准所提出插值公式进行合理分解，并提出一种半像素运动估计插值滤波器的硬件结构。插值滤波器由八个加法器、二个减法器和六个移位寄存器组成六级流水结构，适用于HEVC标准中垂直或水平方向的半像素插值计算。

主权项

一种高效视频编码中半像素插值滤波器的硬件结构，其特征在于：插值滤波器为六级流水结构；流水第一级包括四个加法器（A1‑A4），输入8个整像素点或分数像素点（A、B、C、D、E、F、G、H），加法器(A1)执行操作（D+E），加法器(A2)执行操作（C+F）,加法器(A3)执行操作（B+G）,加法器（A4）执行操作（A+H）；流水第二级包括五个移位寄存器（SR1‑SR5），移位寄存器(SR1)和移位寄存器(SR2)分别执行操作将加法器(A1)的输出结果（D+E）左移3位和5位，移位寄存器(SR3)和移位寄存器(SR4)分别执行操作将加法器(A2)的输出结果（C+F）左移3位和2位，移位寄存器(SR5)执行操作将加法器(A3)的输出结果（B+G）左移2位；流水第三级包括二个加法器（A5‑A6）和一个减法器(S1)，加法器(A5)执行操作将移位寄存器(SR1)的输出结果和移位寄存器(SR2)的输出结果相加，加法器(A6)执行操作将移位寄存器(SR3)的输出结果和移位寄存器(SR4)的输出结果相加，减法器(S1)执行操作将移位寄存器(SR5)的输出结果和加法器(A4)的输出结果相减；流水第四级包括一个加法器(A7)和一个减法器(S2)，减法器(S2)执行操作将加法器(A5)的输出结果和加法器(A6)的输出结果相减，加法器(A7)执行操作将加法器(A2)的输出结果和减法器(S1)的输出结果相加；流水第五级包括一个加法器(A8)，加法器(A8)执行操作将减法器(S2)的输出结果和加法器(A7)的输出结果相加；流水第六级包括一个移位寄存器(SR6),移位寄存器(SR6)执行操作将加法器(A8)的输出结果右移6位得到半像素（Result）的最终插值运算结果。