[发明专利]半导体装置及半导体装置的制造方法有效
| 申请号： | 201510854778.3 | 申请日： | 2015-11-30 |
| 公开（公告）号： | CN106206337B | 公开（公告）日： | 2019-03-12 |
| 发明（设计）人： | 渡边慎也;南部俊弘 | 申请（专利权）人： | 东芝存储器株式会社 |
| 主分类号： | H01L21/60 | 分类号： | H01L21/60;H01L23/522 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 张世俊 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明的实施方式涉及一种半导体装置及半导体装置的制造方法，使具有贯通电极的半导体芯片的配线布局自由度提高。在半导体基板(30)设置着贯通电极(66)及多层配线(MH1)，在多层配线(MH1)设置着最下层连接配线(54)、下层连接配线(57)、上层连接配线(59)及最上层连接配线(61)，将贯通电极(66)与最下层连接配线(54)接合，以避开贯通电极(66)的正上方的方式配置通孔(60)。 | ||
| 搜索关键词： | 半导体 装置 制造 方法 | ||
【主权项】：
1.一种半导体装置，其特征在于具备：半导体层；多层配线，设置在所述半导体层，包括最上层连接配线、上层连接配线及最下层连接配线；栅极电极，设置在所述半导体层；贯通电极，贯通所述半导体层，且与所述多层配线中的最下层配线直接接触；多个第1通孔，将所述最上层连接配线进接到所述上层连接配线；以及多个第2通孔，将所述上层连接配线进接到所述最下层连接配线；且所述多个第1通孔设置在除了所述贯通电极的正上方外的所述贯通电极的周围。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于东芝存储器株式会社，未经东芝存储器株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201510854778.3/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
