[发明专利]一种低延迟1394物理层转发电路

摘要

本发明涉及一种低延迟1394物理层转发电路，Serdes解串电路一端与芯片外部1394线缆连接，另一端与端口接收电路连接；端口接收电路一端与Serdes解串电路连接，另一端与仲裁转发电路连接；仲裁转发电路一端与端口接收电路连接，另一端与端口发送电路连接；端口发送电路一端与仲裁转发电路连接，另一端与Serdes串化电路连接；Serdes串化电路一端与端口发送电路连接，另一端与芯片外部1394线缆连接，完成并行数据的串化功能。本发明将原本工作于低频的端口接收电路及端口发送电路中处理并行数据的电路部分使用信号有效标识实现，从而减少了不同时钟域间信号的同步时间，降低了1394物理层芯片的转发延迟。

主权项

1.一种低延迟1394物理层转发电路，其特征在于：包括Serdes解串电路、端口接收电路、仲裁转发电路、端口发送电路、Serdes串化电路；所述Serdes解串电路一端与芯片外部1394线缆连接，Serdes解串电路的另一端与端口接收电路的一端连接；所述端口接收电路另一端与仲裁转发电路的一端连接；所述仲裁转发电路的另一端与端口发送电路的一端连接，端口发送电路的另一端与Serdes串化电路的一端连接，所述Serdes串化电路的另一端与芯片外部1394线缆连接，完成并行数据的串化功能；所述端口接收电路接收Serdes解串电路送来的并行数据，按照高频的串行时钟phyClk进行同步，按照低频字节时钟ByteClk输出有效信号rxVld给仲裁转发电路；端口接收电路包括接收FIFO、数据解扰电路、解码电路、解扰产生电路、解码产生电路；沿信号流向，解码电路、数据解扰电路和接收FIFO依次连接，解码产生电路、解扰产生电路和所述接收FIFO依次连接；解扰产生电路是对数据解扰电路产生的低频并行数据进行有效标识；解码产生电路是对解码电路产生的低频并行数据进行有效标识；接收FIFO用于对工作在低频时钟域的数据与工作在高频时钟域的数据进行同步，并将同步后数据发送给仲裁转发电路。