[发明专利]一种基于统一染色技术的GPU系统

摘要

本发明涉及一种基于统一染色技术的GPU系统。该系统包括基于PCIe的主机接口模块、基于统一染色架构的3D引擎模块、基于AXI的存储控制与管理模块及两路独立显示控制模块，主机接口模块和3D引擎模块连接，主机接口模块、3D引擎模块、显示控制模块均和存储控制与管理模块连接，本发明能够实现OpenGL API的硬件加速。

主权项

1.一种基于统一染色技术的GPU系统，其特征在于：该系统包括基于PCIe的主机接口模块、基于统一染色架构的3D引擎模块、基于AXI的存储控制与管理模块及两路独立显示控制模块，所述主机接口模块和3D引擎模块连接，所述主机接口模块、3D引擎模块、显示控制模块均和存储控制与管理模块连接；所述主机接口模块与主机进行OpenGL图形命令和数据传输，其包括PCIe总线接口、命令处理器、通用输入输出模块、两路I2C总线控制器以及外部ROM接口；所述PCIe总线接口后端逻辑包括DMA控制器，该PCIe总线接口用于接收PCIe主设备发送的OpenGL图形命令和数据，同时该PCIe总线接口还用于将图形处理器的图形状态参数和图像数据传送回主设备；所述命令处理器包括预处理单元和命令处理RISC内核，用于接收PCIe总线接口传输的OpenGL图形命令和数据并对其进行解释和预处理，将预处理单元产生的图形绘制命令发送给3D引擎模块中的OpenGL图形绘制命令处理单元GDU；同时预处理单元产生的OpenGL图形功能命令发送到命令处理RISC内核进行译码处理，并提取图形功能码发送给图形功能管理单元GFU；OpenGL图形绘制命令的参数设置功能由GDU单元完成；OpenGL图形功能命令的参数设置功能由命令处理RISC内核完成；所述通用输入输出模块与PCIe总线接口相连，由PCIe主设备进行配置，实现与GPU芯片相连的外部设备的访问和控制；所述两路I2C总线控制器与PCIe总线接口相连，由PCIe主设备进行配置，实现与GPU芯片相连的外部A/D芯片和D/A芯片的配置；所述3D引擎模块根据接收到的图形绘制命令和图形功能码进行3D图形处理；所述3D引擎模块包括8个功能单元，分别是：状态参数与图形处理管理模块SGU、任务调度单元JSU、几何引擎GEU、图像处理子集IPU、统一染色阵列USA、纹理贴图单元TMU、染色器输出控制单元SEU、片段处理阵列单元ROU；所述SGU单元完成对图形绘制命令和图形功能码的管理，决定何时进行图形的绘制，以及何时执行图形功能；同时SGU单元实现了对3D引擎内部所有OpenGL状态参数的窗口访问机制，可以根据命令处理RISC内核对窗口寄存器的配置，完成对3D引擎内部所有OpenGL状态参数的读写访问；所述JSU单元完成对顶点染色任务和像素染色任务的调度功能，能够根据当前USA单元中多个处理内核的忙闲状态，以及负载平衡情况，将顶点染色任务和像素染色任务动态的分配到USA的处理资源上，并能够根据主机的配置动态的开启或关闭USA部分或全部执行资源；所述GEU单元是一个功能级流水线，完成几何图元的生成和处理功能；从前到后依次包括投影变换单元、图元装配单元、背面消隐单元、平面剪裁单元、三维剪裁单元、齐次坐标变换单元、视窗变换单元和光栅化单元；所述IPU单元包括图像管线单元和图像处理子集单元；所述图像管线单元完成图像数据的打包/解包、像素传输、像素映射、像素缩放操作；所述图像处理子集单元完成颜色查找表、卷积、缩放偏移、颜色矩阵、柱状图和最小最大值功能；所述USA单元是统一染色架构的处理内核阵列，至少包含1个由16个染色处理器内核构成的SIMT染色处理单元簇，至少支持64个线程以SIMT的方式并行执行，在JSU单元的协同和调度下，并行的执行顶点染色和像素染色任务；所述TMU单元是实现纹理映射功能的硬件加速单元，包含由多个并行的纹理贴图单元组成的纹理贴图单元阵列；每个纹理贴图单元是一个功能级的流水线，根据来自USA单元的纹理访问地址，计算出显示存储器中的对应纹素地址，并将该纹素地址对应的纹素数据从显示存储器取出并返回给USA单元；所述SEU单元分别检测并记录顶点染色任务和像素染色任务进入USA的顺序，并按照该顺序将顶点染色任务的执行结果数据送入GEU单元，将像素染色任务的执行结果数据送入到ROU单元；所述ROU单元包括多个片段处理单元FOP，构成片段处理阵列，实现OpenGL所规定的片段操作，包括测试、混合、屏蔽、逻辑操作，以及针对缓冲区的清除操作和累积操作；所述ROU单元还包括像素Cache、像素数据压缩&解压单元、Z‑buffer Cache、Z数据压缩&解压单元；所述像素Cache、Z‑buffer Cache用于实现颜色数据和深度数据的片上缓冲，并为3D引擎模块的颜色和深度缓冲区访问提供颜色和深度数据，所述像素数据压缩&解压单元、Z数据压缩&解压单元用于减少显示存储器带宽的占用，降低存储器访问延迟；所述PCIe总线接口后端DMA控制器由命令处理RISC内核进行参数配置，实现PCIe主设备与GPU芯片内部的几何引擎GEU、图像处理子集IPU的数据传输。