[发明专利]一种具有源端内嵌叉指NMOS的LDMOS-SCR器件

摘要

一种具有源端内嵌叉指NMOS的LDMOS-SCR器件，可用于提高片上IC的ESD保护可靠性。主要由P衬底、P外延、P阱、N阱、第一N+注入区、第二N+注入区、第一P+注入区、第三N+注入区、第四N+注入区、第二P+注入区、第五N+注入区、若干多晶硅栅、若干薄栅氧化层和若干场氧隔离区构成。该器件一方面由第二P+注入区、第三多晶硅栅、第五N+注入区、N阱、P阱、第一P+注入区、第一N+注入区形成寄生的LDMOS-SCR电流路径，可增强器件的ESD鲁棒性；另一方面由第一N+注入区、第一多晶硅栅、第一薄栅氧化层、第二N+注入区、第一P+注入区、第三N+注入区、第二多晶硅栅、第二薄栅氧化层和第四N+注入区构成的叉指NMOS和寄生电阻，可形成阻容耦合效应，提高维持电压。

主权项

一种具有源端内嵌叉指NMOS的LDMOS‑SCR器件，其包括LDMOS‑SCR结构的ESD电流泄放路径和源端内嵌叉指NMOS的阻容耦合电流泄放路径，以提高器件的电流导通均匀性和开启速度，增强器件的ESD鲁棒性，提高维持电压，其特征在于：主要由P衬底(101)、P外延(102)、P阱(103)、N阱(104)、第一N+注入区(106)、第二N+注入区(107)、第一P+注入区(108)、第三N+注入区(109)、第四N+注入区(110)、第二P+注入区(111)、第五N+注入区(113)、第一场氧隔离区(105)、第二场氧隔离区(112)、第三场氧隔离区(121)、第四场氧隔离区(114)、第一多晶硅栅(116)、第二多晶硅栅(118)、第三多晶硅栅(120)、第一薄栅氧化层(115)、第二薄栅氧化层(117)和第三薄栅氧化层(119)构成；所述P外延(102)在所述P衬底(101)的表面区域；在所述P外延(102)的表面区域从左到右依次设有所述P阱(103)和所述N阱(104)，所述P阱(103)的左侧边缘与所述P外延(102)的左侧边缘相连，所述P阱(103)的右侧与所述N阱(104)的左侧相连，所述N阱(104)的右侧与所述P外延(102)的右侧边缘相连；在所述P阱(103)的表面区域从左到右依次设有所述第一场氧隔离区(105)、所述第一N+注入区(106)、所述第一多晶硅栅(116)、所述第一薄栅氧化层(115)、所述第二N+注入区(107)、所述第一P+注入区(108)、所述第三N+注入区(109)、所述第二多晶硅栅(118)、所述第二薄栅氧化层(117)和所述第四N+注入区(110)，所述第一多晶硅栅(116)在所述第一薄栅氧化层(115)的上方，所述第二多晶硅栅(118)在所述第二薄栅氧化层(117)的上方；所述第一场氧隔离区(105)的左侧与所述P阱(103)的左侧边缘相连，所述第一场氧隔离区(105)的右侧与所述第一N+注入区(106)的左侧相连，所述第一N+注入区(106)的右侧与所述第一薄栅氧化层(115)的左侧相连，所述第一薄栅氧化层(115)的右侧与所述第二N+注入区(107)的左侧相连，所述第二N+注入区(107)的右侧与所述第一P+注入区(108)的左侧相连，所述第一P+注入区(108)的右侧与所述第三N+注入区(109)的左侧相连，所述第三N+注入区(109)的右侧与所述第二薄栅氧化层(117)的左侧相连，所述第二薄栅氧化层(117)的右侧与所述第四N+注入区(110)的左侧相连；在所述N阱(104)的表面区域从左到右依次设有所述第三场氧隔离区(121)、所述第二P+注入区(111)、所述第二场氧隔离区(112)、所述第五N+注入区(113)和所述第四场氧隔离区(114)；所述第三多晶硅栅(120)在所述第三薄栅氧化层(119)的上方，所述第三薄栅氧化层(119)横跨在所述P阱(103)和所述N阱(104)的表面部分区域，所述第三薄栅氧化层(119)的左侧与所述第四N+注入区(110)的右侧相连，所述第三薄栅氧化层(119)的右侧与所述第三场氧隔离区(121)的左侧相连；所述第三场氧隔离区(121)的右侧与所述第二P+注入区(111)的左侧相连，所述第二P+注入区(111)的右侧与所述第二场氧隔离区(112)的左侧相连，所述第二场氧隔离区(112)的右侧与所述第五N+注入区(113)的左侧相连，所述第五N+注入区(113)的右侧与所述第四场氧隔离区(114)的左侧相连，所述第四场氧隔离区(114)的右侧与所述N阱(104)的右侧边缘相连；所述第一N+注入区(106)与第一金属1(122)相连，所述第一多晶硅栅(116)与第二金属1(123)相连，所述第二N+注入区(107)与第三金属1(124)相连，所述第一P+注入区(108)与第四金属1(125)相连，所述第三N+注入区(109)与第五金属1(126)相连，所述第二多晶硅栅(118)与第六金属1(127)相连，所述第三多晶硅栅(120)与第七金属1(128)相连，所述第二P+注入区(111)与第八金属1(129)相连，所述第五N+注入区(113)与第九金属1(130)相连，所述第二金属1(123)、所述第三金属1(124)、所述第四金属1(125)、所述第五金属1(126)、所述第六金属1(127)和所述第七金属1(128)均与第二金属2(132)相连；所述第一金属1(122)与第一金属2(131)相连，用作器件的阴极端；所述第八金属1(129)和所述第九金属1(130)均与第三金属2(133)相连，用作器件的阳极端。