[发明专利]金属栅晶体管源漏区接触塞的制作方法有效
申请号: | 201511001045.1 | 申请日: | 2015-12-28 |
公开(公告)号: | CN106920771B | 公开(公告)日: | 2020-03-10 |
发明(设计)人: | 赵杰 | 申请(专利权)人: | 中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/336 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 吴敏 |
地址: | 100176 北京市*** | 国省代码: | 北京;11 |
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摘要: | 一种金属栅晶体管源漏区接触塞的制作方法,对于a)后高K栅介质层、金属栅工艺,在去除伪栅结构,填入高K栅介质层、功函数层以及金属栅过程中;以及b)先高K栅介质层、后金属栅工艺,在去除伪栅极,填入功函数层以及金属栅过程中:在金属栅结构上形成两端与其齐平的刻蚀阻挡层,刻蚀阻挡层两端形成刻蚀阻挡侧墙。好处在于形成源漏区接触通孔的光刻工艺中,即使掩膜板与基底对准存在偏差或掩膜板中对应该通孔的开口较大,由于刻蚀阻挡层与刻蚀阻挡侧墙对其下覆盖的金属栅结构以及介质层形成保护,刻蚀形成的通孔不会暴露金属栅,从而形成的接触塞也不会与金属栅电导通,提高了器件良率、降低掩膜板与基底的对准精度,以及降低光刻精细度要求。 | ||
搜索关键词: | 金属 晶体管 源漏区 接触 制作方法 | ||
【主权项】:
一种金属栅晶体管源漏区接触塞的制作方法,其特征在于,包括:提供半导体衬底,所述半导体衬底表面具有伪栅结构以及包覆所述伪栅结构的第一介质层,所述第一介质层与所述伪栅结构的顶表面齐平;所述伪栅结构两侧的半导体衬底内形成有源漏区;去除所述第一介质层的部分高度以暴露所述伪栅结构的上部,在保留的第一介质层上表面、伪栅结构上表面以及暴露出的上部侧表面沉积一侧墙材料层,回蚀所述侧墙材料层以形成包覆所述伪栅结构上部的侧墙;在保留的第一介质层上表面、侧墙表面以及伪栅结构上表面继续沉积所述第一介质层,并对所述沉积的第一介质层、侧墙以及伪栅结构平坦化,去除侧墙上部部分高度以形成刻蚀阻挡侧墙;去除所述伪栅结构以形成第一凹槽,在所述第一凹槽内依次填入高K栅介质层、功函数层以及金属栅,并去除上部部分高度的高K栅介质层、功函数层以及金属栅以形成第二凹槽;在所述第二凹槽内填入刻蚀阻挡层,所述刻蚀阻挡层的上表面与所述第一介质层的上表面、刻蚀阻挡侧墙顶表面齐平,所述刻蚀阻挡层的材质与所述第一介质层的材质不同;至少在所述第一介质层、刻蚀阻挡层上表面以及刻蚀阻挡侧墙顶表面形成图案化的掩膜层,以所述图案化的掩膜层为掩膜干法刻蚀所述第一介质层、刻蚀阻挡侧墙以及刻蚀阻挡层,以在所述第一介质层内形成通孔,在所述通孔内填入导电材质以形成源漏区的接触塞。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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