[实用新型]一种解决BLVDS总线直流平衡问题的装置

摘要

本实用新型公开了一种解决BLVDS总线直流平衡问题的装置，CPU芯片、FPGA芯片、BLVDS总线，所述FPGA芯片包括：串行数据收发模块、存储器、插码模块、BLVDS数据收发模块、减码模块；所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块另二端分别与存储器、插码模块相连接；存储器另一端与BLVDS数据收发模块相连接；插码模块、BLVDS数据收发模块、减码模块并联后与BLVDS总线相连接。本实用新型提供的一种解决BLVDS总线直流平衡问题的装置，利用FPGA芯片对串行数据进行实时处理，效率高，不需要CPU做任何改动。可扩展性强，一片FPGA可以扩展多条BLVDS总线，节省资源。

主权项

一种解决BLVDS总线直流平衡问题的装置，包括：CPU芯片、FPGA芯片、BLVDS总线，其特征在于：所述FPGA芯片包括：串行数据收发模块、存储器、插码模块、BLVDS数据收发模块、减码模块；所述串行数据收发模块用于向CPU芯片、存储器收发数据，向插码模块发送CPU发送数据结束信号；所述存储器用于存储收发数据；所述插码模块用于向BLVDS总线发送的每八位数据中第3位之后插入一位数据，数据的值与第3位数据相反；第6位之后插入一位数据，数据的值与第6位相反；第8位之后插入一位数据，数据的值与第8位相反；所述BLVDS数据收发模块用于向BLVDS总线收发数据；所述减码模块用于从BLVDS总线接收的每十一位数据中，检测第3位与第4位，第7位与第8位，第10位和第11位，两两数据均相反，则除去第4位，第8位，第11位的数据；所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块另二端分别与存储器、插码模块相连接；存储器另一端与BLVDS数据收发模块相连接；插码模块、BLVDS数据收发模块、减码模块并联后与BLVDS总线相连接。