[实用新型]基于FPGA器件构建的BP神经网络

摘要

本实用新型公开了一种基于FPGA器件构建的BP神经网络，包括样本数据输入存储器、地址发生器、隐层输出存储器和与神经元数量相同的计算单元，所述计算单元包括单元输入存储器、两套并列的数据选择器、乘累加模块、激活函数模块和反向误差计算模块，其优点在于：通过将整个神经网络的计算简化为神经元的乘累加模块、激活函数模块和反向误差计算单元，所构成的BP神经网络层内的计算是并行执行的，每个乘累加模块对应一个神经元，完成对神经元的各连接的依次计算，缩短计算进程，简化网络结构，减小硬件耗占面积。

主权项

一种基于FPGA器件构建的BP神经网络，其特征在于：包括样本数据输入存储器、地址发生器、隐层输出存储器和与神经元数量相同的计算单元，所述计算单元包括单元输入存储器、两套并列的数据选择器、乘累加模块、激活函数模块和反向误差计算模块，两套数据选择器输出结果给对应的乘累加模块，其中一套数据选择器与样本数据输入存储器通信，另一套数据选择器与单元输入存储器通信，单元输入存储器与样本数据输入存储器通信，地址发生器分别与每套计算单元的单元输入存储器通信，所述每套计算单元的激活函数模块均与隐层输出存储器通信，每套计算单元的激活函数模块还与该计算单元的反向误差计算模块通信，反向误差计算模块将计算结果传递给对应计算单元的激活函数模块和单元输入存储器，反向误差计算模块的计算结果还传递给与样本数据出入存储器通信的数据选择器。