[实用新型]减小芯片输入端口所需建立保持时间的电路

摘要

本实用新型涉及减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依次连接且位于时钟路径，时钟开关电路的输出端与输入信号采样电路连接，还包括正向时钟冗余单元、反向时钟冗余单元和判断电路。本实用新型利用时钟路径的clk_latch分别采样正向时钟信号vclk和反向时钟vclk_n对采样结果进行判断自动调节信号路径上的延迟单元。解决了现有的芯片的建立时间和保持时间易受到影响的技术问题，本实用新型可以自动调整内部延迟已达到最优的建立时间和保持时间。

主权项

一种减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依次连接且位于时钟路径，所述时钟开关电路的输出端与输入信号采样电路连接，其特征在于：还包括正向时钟冗余单元、反向时钟冗余单元和判断电路，所述正向时钟冗余单元用于对正向时钟信号vclk进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给判断电路；所述反向时钟冗余单元用于对反向时钟信号vclk_n进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_n_sig_o给判断电路；所述判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o同步调整可变延迟单元、正向时钟冗余单元中的可变延迟单元和反向时钟冗余单元中的反向时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生翻转。