[实用新型]一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件

摘要

一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，可用于片上IC的ESD保护电路。主要由P衬底、P外延、第一N阱、P阱、第二N阱、第一N+注入区、第一P+注入区、第二N+注入区、第三N+注入区、第二P+注入区、第四N+注入区、第五N+注入区、第三P+注入区、第六N+注入区、若干多晶硅栅、若干薄栅氧化层、若干浅隔离槽构成。该器件一方面在正、反向的ESD脉冲作用下，器件内部均存在一条结构对称，电学特性完全相同的ESD电流泄放路径，可提高器件的ESD电流泄放能力，实现ESD脉冲的双向防护，另一方面由NMOS M₁和M₂管构成的叉指NMOS结构与寄生P阱电阻形成阻容耦合电流路径，以增强器件的ESD鲁棒性，降低SCR电流导通路径中的电流密度，增大SCR的导通电阻，提高维持电压。

主权项

一种具有内嵌叉指NMOS双向SCR结构的ESD保护器件，其包括双向SCR结构的ESD电流泄放路径和内嵌叉指NMOS和寄生电阻形成的阻容耦合电流路径，以提高器件的ESD鲁棒性和电流导通均匀性，增强器件的维持电压，其特征在于：主要由P衬底(101)、P外延(102)、第一N阱(103)、P阱(104)、第二N阱(105)、第一浅隔离槽(106)、第一N+注入区(107)、第二浅隔离槽(108)、第一P+注入区(109)、第三浅隔离槽(110)、第二N+注入区(111)、第三N+注入区(112)、第二P+注入区(113)、第四N+注入区(114)、第五N+注入区(115)、第四浅隔离槽(116)、第三P+注入区(117)、第五浅隔离槽(118)、第六N+注入区(119)、第六浅隔离槽(120)、第一多晶硅栅(122)、第一薄栅氧化层(121)、第二多晶硅栅(124)、第二薄栅氧化层(123)构成；所述P外延(102)在所述P衬底(101)的表面区域；在所述的P外延(102)表面区域从左到右依次设有所述第一N阱(103)、所述P阱(104)和所述第二N阱(105)，所述第一N阱(103)的左侧与所述P外延(102)的左侧边缘相连，所述第一N阱(103)的右侧与所述P阱(104)的左侧相连，所述P阱(104)的右侧与所述第二N阱(105)的左侧相连，所述第二N阱(105)的右侧与所述P外延(102)的右侧边缘相连；在所述第一N阱(103)的表面部分区域从左到右依次设有所述第一浅隔离槽(106)、所述第一N+注入区(107)、所述第二浅隔离槽(108)、所述第一P+注入区(109)和所述第三浅隔离槽(110)，所述第一N阱(103)的左侧边缘与所述第一浅隔离槽(106)左侧相连，所述第一浅隔离槽(106)的右侧与所述第一N+注入区(107)的左侧相连，所述第一N+注入区(107)的右侧与所述第二浅隔离槽(108)的左侧相连，所述第二浅隔离槽(108)的右侧与所述第一P+注入区(109)的左侧相连，所述第一P+注入区(109)的右侧与所述第三浅隔离槽(110)的左侧相连，所述第三浅隔离槽(110)的右侧与所述第二N+注入区(111)的左侧相连；所述第二N+注入区(111)横跨在所述第一N阱(103)和所述P阱(104)的表面部分区域；在所述P阱(104)的表面部分区域从左到右依次设有所述第一多晶硅栅(122)、所述第一薄栅氧化层(121)、所述第三N+注入区(112)、所述第二P+注入区(113)、所述第四N+注入区(114)、所述第二多晶硅栅(124)、所述第二薄栅氧化层(123)，所述第一多晶硅栅(122)在所述第一薄栅氧化层(121)的上方，所述第二多晶硅栅(124)在所述第二薄栅氧化层(123)的上方，所述第一薄栅氧化层(121)的左侧与所述第二N+注入区(111)的右侧相连，所述第一薄栅氧化层(121)的右侧与所述第三N+注入区(112)的左侧相连，沟道长度D1可根据被保护电路的工作电压调节，所述第三N+注入区(112)的右侧与所述第二P+注入区(113)的左侧相连，所述第二P+注入区(113)的右侧与所述第四N+注入区(114)的左侧相连，所述第四N+注入区(114)的右侧与所述第二薄栅氧化层(123)的左侧相连，所述第二薄栅氧化层(123)的右侧与所述第五N+注入区(115)的左侧相连，沟道长度D2可根据被保护电路的工作电压调节；所述第五N+注入区(115)横跨在所述第二N阱(105)与所述P阱(104)的表面部分区域；在所述第二N阱(105)的表面部分区域从左到右依次设有所述第四浅隔离槽(116)、所述第三P+注入区(117)、所述第五浅隔离槽(118)、所述第六N+注入区(119)和所述第六浅隔离槽(120)，所述第四浅隔离槽(116)的左侧与所述第五N+注入区(115)的右侧相连，所述第四浅隔离槽(116)的右侧与所述第三P+注入区(117)的左侧相连，所述第三P+注入区(117)的右侧与所述第五浅隔离槽(118)的左侧相连，所述第五浅隔离槽(118)的右侧与所述第六N+注入区(119)的左侧相连，所述第六N+注入区(119)的右侧与所述第六浅隔离槽(120)的左侧相连，所述第六浅隔离槽(120)的右侧与所述第二N阱(105)的右侧边缘相连；第一金属1(125)与所述第一N+注入区(107)相连，第二金属1(126)与所述第一P+注入区(109)相连，第三金属1(127)与所述第一多晶硅栅(122)相连，第四金属1(128)与所述第三N+注入区(112)相连，第五金属1(129)与所述第二P+注入区(113)相连，第六金属1(130)与所述第四N+注入区(114)相连，第七金属1(131)与所述第二多晶硅栅(124)相连，第八金属1(132)与所述第三P+注入区(117)相连，第九金属1(133)与所述第六N+注入区(119)相连；所述第三金属1(127)与第一金属2(134)相连，所述第五金属1(129)与所述第一金属2(134)相连，所述第七金属1(131)与所述第一金属2(134)相连；所述第四金属1(128)与第十金属1(136)相连，所述第六金属1(130)与所述第十金属1(136)相连；所述第一金属1(125)与第二金属2(135)相连，所述第二金属1(126)与所述第二金属2(135)相连，用作器件的电极端A；所述第八金属1(132)与第三金属2(137)相连，所述第九金属1(133)与所述第三金属2(137)相连，用作器件的电极端D。