[发明专利]音视频数据采集接口电路设计方法

摘要

本发明提供了一种音视频数据采集系统的接口电路设计方法，在FPGA内部设计传输和缓存单元，实现在视频制式、视频帧率发生变化时，保证数据的稳定和准确传输。在音视频数据采集输出端设有DM365数据压缩单元，采用FPGA构成信息缓存和传输模块，此缓存区模块通过SPI单向通信总线和EMIF双向通信总线与DM365数据压缩单元连接，通过PCI总线与上位机连接；FPGA内部设有功能配置信息缓存区、管道配置信息缓存区、广播时间缓存区和压缩数据双级缓存区，仿真结果证明，本发明满足不同视频制式、P/I帧比率、帧率、不同数据速率传输要求的、误码率低的音视频数据采集接口电路，本发明应用在各种速率变化的数据采集系统中。

主权项

一种音视频数据采集接口电路设计方法，其特征在于，不仅在音视频数据采集输出端设计有数据压缩单元，并且采用FPGA构成信息缓存和传输模块，此缓存区模块通过SPI单向通信总线和EMIF双向通信总线与数据压缩单元连接，通过PCI总线与上位机连接；在FPGA内部设计有功能配置信息缓存区、管道配置信息缓存区、广播时间缓存区和压缩数据双级缓存区，实现了对可变速率的音视频数据缓存与传输；在FPGA内部设计的缓存与传输模块中，功能配置信息缓存区包括管道数量，最高采样率，最低采样率，输入上限，输入下限，功能管理，还有其他跟音视频压缩有关的配置信息，包括视频参数、音频参数、字幕选项、字幕位置，通过EMIF接口传输到数据压缩单元中对其进行配置；管道配置信息缓存区的内容由上位机通过PCI总线写入，由上位机根据此时音视频的采样率、视频制式、帧率的信息，计算出每一次小周期需要读取多少信息才不至于将FIFO中数据读空；广播时间缓存区存储实时的时间信息，通过PCI总线存储在时间信息缓存器中，再通过SPI总线供DSP进行读取，用来验证DSP记录时间是否准确；压缩数据双级缓存区是根据管道缓存区中的配置信息计算每一次从类FIFO存储器中输出的数据量大小，以及给下一级类RAM存储器提供一个使能端，保证RAM接收到一个小周期内需要传输的数据，而不至于接收数据不完整，或是接收额外的空数据。