[发明专利]DDR3接口中的FPGA设备的复位、读写校准方法及设备

摘要

本发明涉及一种DDR3接口中的FPGA设备的复位、读写校准方法及设备。一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块。本发明扩展了FPGA功能，将FPGA作为DDR3系统的DDR memory一侧，实现了DDR3控制器的复位、读写校准的功能；并且，通过本发明记载的FPGA的实现方案，保证了FPGA和DDR3控制器之间的正确通信。

主权项

1.一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，所述FPGA设备包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块，其中：锁相环模块，用于接收DDR3控制器的信息发送端口的时钟信号，并将接收到的时钟信号进行相位和频率调整后作为命令译码模块、地址转换模块、数据处理模块和数据存储模块的时钟信号；命令译码模块，用于根据DDR3控制器的信息发送端口的时钟信号，对来自DDR3控制器的操作命令进行译码，将译码后的操作命令发送到数据处理模块；地址转换模块，用于在接收到来自DDR3控制器的操作命令后，根据DDR3控制器的信息发送端口的时钟信号，将来自DDR3控制器的外部输入地址转换为FPGA设备内部存储地址；数据处理模块，用于接收命令译码模块的操作命令，根据操作命令进行复位、写校准、读校准、ZQ校准操作、写操作和读操作；数据存储模块，用于存储数据；所述数据存储模块是双端口RAM；其特征在于，所述数据处理模块可进一步划分为写校准模块、读校准模块、ZQ校准模块、数据接收和发送模块、写操作模块、读操作模块，其中：写校准模块用于接收差分时钟信号CK与CK#作为采样时钟，把数据选通信号DQS与DQS#作为采样数据，在时钟信号CK的上升沿对数据信号DQS进行采样，采样数值为0时，将数据信号DQ赋值为0，采样数值为1时，将数据信号DQ赋值为1；读校准模块用于将固定输出突发长度为8bits的01010101数据发送给数据接收和发送模块；ZQ校准模块用于对导通电阻和片上终结电阻进行校准；数据接收和发送模块用于通过DQ信号和DQS信号接收DDR3控制器发送的数据或将数据发送给DDR3控制器；写操作模块用于发送接收数据控制信号给数据接收和发送模块，并等待接收数据完成，数据接收完成后，将接收的数据和接收到的FPGA设备内部存储地址发送给数据存储模块；读操作模块用于发送读取数据控制信号和FPGA设备内部存储地址给数据存储模块，读取存储数据，将读取的数据发送给数据接收和发送模块。